ひふみよ調査室

参照: NXP LPC55S1x RM R1.4, 37.7.1～2項 *1

I2S : Register description

• I2S : Register description
  • Configuration register 1
    • bit 0 MAINENABLE
    • bit 1 DATAPAUSE
    • bit 3:2 PAIRCOUNT
    • bit 5:4 MSTSLVCFG
    • bit 7:6 MODE
    • bit 8 RIGHTLOW
    • bit 9 LEFTJUST
    • bit 10 ONECHANNEL
    • bit 12 SCK_POL
    • bit 13 WS_POL
    • bit 20:16 DATALEN
  • Configuration register 2
    • bit 10:0 FRAMELEN
    • bit 24:16 POSITION

Configuration register 1

CFG1レジスタにはモード設定が含まれ、そのほとんどが1つのFlexcomm Interface内のすべてのI2Sチャネルペアに適用されます。いくつかの設定は最初のペア（プライマリ・チャネルペア）にのみ適用されます。

bit 0 MAINENABLE

このFlexcomm InterfaceのI2S機能のメインのイネーブル。

• 0
  このFlexcommのすべてのI2Sチャネルペアがディセーブルされ、内部ステートマシン、カウンタ、フラグがリセットされます。他のチャネルペアは有効にできません。
• 1
  最初のI2Sチャネルペアは有効です。このFlexcomm Interfaceの他のチャネルペアは、それぞれのPAIRENABLEビットで有効にすることができます。

bit 1 DATAPAUSE

データフローの一時停止。I2Sシリアライザ／デシリアライザとFIFO間のデータフローを一時停止することができます。これは、ストリームを変更する場合や、データのアンダーフローまたはオーバーフロー後の再起動時に行うことができます。一時停止中は、送受信中のデータを壊すことなく、FIFOの操作を行うことができます。

データの一時停止が要求されると、インターフェイスは、データの流れを中断する前に、進行中のデータの送信を完了する必要がある場合があります。ソフトウェアは、STATレジスタのDATAPAUSEDフラグを監視することにより、アクションを起こす前に一時停止が実際に有効であることを確認する必要があります。

DATAPAUSEがクリアされると、次のフレームの先頭でデータ転送が再開されます。

• 0
  通常動作、またはI2Sがすでに一時停止している場合は次のフレームで通常動作を再開。
• 1
  データフローの一時停止が要求されている。STATのDATAPAUSEDが1のときに有効です。

bit 3:2 PAIRCOUNT

これは0x3の読み取り専用フィールドで、このFlexcommインターフェイスで提供されているI2Sチャネルペアの数をあらわします。

• 00 = 1つのI2Sチャネルペアがあります。
• 01 = 2つのI2Sチャネルペアがあります。
• 10 = 3つのI2Sチャネルペアがあります。
• 11 = 4つのI2Sチャネルペアがあります。

bit 5:4 MSTSLVCFG

マスタ／スレーブ構成の選択で、このFlexcommのすべてのI2SチャネルペアでSCKとWSがどのように使用されるかを決定します。

• 0x0
  通常のスレーブモード。SCKとWSをマスタから受信し、データの送受信に使用します。
• 0x1
  WS同期マスタ構成。WSは他のマスタから受信され、Flexcommのファンクションクロックから分配された場合に、SCKの生成を同期させるために使用されます。
• 0x2
  既存のSCKを使用するマスタ構成。SCKを受信し、WSの生成に直接使用するとともに、データの送受信を行います。
• 0x3
  通常のマスタモード。SCKとWSが生成され、1つまたは複数のスレーブ機器に送ることができます。

bit 7:6 MODE

基本的なI2Sの動作モードを選択します。37.8.2項の「Formats and modes」を例として参照してください。

• モード0(0x0)
  I2Sモード、通称「Classic」モード。WSのデューティサイクルは50％で、（有効なチャネルペアごとに）左チャネルのデータが第1フェーズに、右チャネルのデータが第2フェーズにそれぞれ1つずつ発生します。このモードでは、データ領域はフレームの先行するWSエッジの1クロック後に開始されます。

  備考: WSのデューティサイクルが50%の場合、FRAMELENはフレームのI2Sクロック数を偶数に定義する必要があります。FRAMELENが奇数クロックを定義している場合、余分なクロックは右サイドに発生します。

• モード1(0x1)
  WSのデューティサイクルが50%になるDSPモード。モード0の備考を参照してください。
• モード2(0x2)
  このDSPモードでは、WSは各データフレームの最初に1クロック分のパルスを出力します。
• モード3(0x3)
  このDSPモードでは、WSは各データフレームの最初に1データスロット分の長さのパルスを出力します。

bit 8 RIGHTLOW

左右チャネルがどのようにFIFOデータ内に配置されるかを決定します。基本的には、FIFOとの間で転送される左右のチャネルデータが入れ替わります。

このビットは、データ幅が24ビット以上の場合やPDMDATA = 1の場合には使用されません。

なお、ONECHANNEL = 1の場合、使用される1つのチャネルは通常左チャネルとなります。POSITIONは、右チャネルデータが通常配置されるフレームにそのデータを配置することができます。

備考: すべての有効なチャネルペアがONECHANNEL = 1である場合、RIGHTLOW = 1は許可されません。

• 0
  右チャネルはFIFOデータの上位部分から取得されます。例えば、データが16ビットの場合、FIFOのビット31:16が右チャネルに使用されます。
• 1
  右チャネルはFIFOデータの下位部分から取得されます。例えば、データが16ビットの場合、FIFOのビット15:0が右チャネルに使用されます。

bit 9 LEFTJUST

データの左詰め。

• 0
  データは、FIFOとI2Sシリアライザ／デシリアライザ間で右詰めで転送されます。つまり、ビット0から始まり、DATALENで定義された位置まで続きます。これは、データバスストリーム上の右詰めのデータに対応します。
• 1
  FIFOとI2Sシリアライザ／デシリアライザの間でデータが左詰めで転送されます。つまり、FIFOエントリのMSBから始まり、DATALENで定義されたビット数だけ続きます。これは、データバスストリーム上の左詰めのデータに対応します。

bit 10 ONECHANNEL

シングルチャネルモード。送信と受信の両方に適用されます。このコンフィギュレーションビットは、最初のI2Sチャネルペアにのみ適用されます。他のチャネルペアは、それぞれのCFG1レジスタで独立してこのモードを選択できます。

• 0
  このチャネルペアのI2Sデータは、左右のチャネルとして扱われます。
• 1
  このチャネルペアのI2Sデータは、単一のチャネルとして扱われます。機能的にはこのペアの左チャネルとなります。

備考: I2Sモード0では、フレームの右半分はPOSITION = 0x100から始まります。これはモード0がフレームの左と右のサイドを明確に区別しているためです。ONECHANNEL = 1の場合、POSITIONを0x100 + 右サイド内のデータ位置に設定することで、シングルチャネルのデータを右側に配置することができます。例えば、0x108の場合、フレーム中央から8クロック目からデータを配置することになります。 その他のI2Sモードでは、POSITIONで定義されたクロックにシングルチャネルのデータが配置されます。

bit 12 SCK_POL

SCKの極性。

bit 13 WS_POL

WSの極性。

bit 20:16 DATALEN

データ長（マイナス1エンコード）は、このFlexcommのすべてのチャネルペアのI2Sデータのビット数を定義します。データはここで定義されたビット数だけSDAに駆動されたり、SDAから受信されたりすることに注意してください。

DATALENは、I2Sで以下のようにも使用されます。

1. FIFOとI2Sシリアライザ／デシリアライザ間のデータ転送のサイズを決定する。37.8.4項 「FIFO buffer configurations and usage」を参照してください。
2. モード1、2、3では、フレーム内の右データとそれに続く左データの位置を決定します。
3. モード3では、WSパルスの持続時間を決定します。

値を示します。

• 0x00～0x02 = サポートされていません。
• 0x03 = データ長は4ビット
• 0x04 = データ長は5ビット
  …
• 0x1F = データ長は32ビット

Configuration register 2

CFG2レジスタは、I2Sデータ構成の外観をコントロールするフィールドを含んでいます。

bit 10:0 FRAMELEN

フレーム長（マイナス1エンコード）は、フレームに含まれるデータビット数（クロック数）を定義します。37.8.2.1項の「Frame format」を参照してください。

• 0x000～0x002 = サポートされていません。
• 0x003 = フレームの長さは4ビット
• 0x004 = フレームの長さは5ビット
  ...
• 0x7FF = フレームの長さは合計で2048ビット

備考: I2Sモード0または1で奇数長のフレーム（例: 33クロック）を定義した場合、余分なクロックは右半分に出現します。

備考: I2Sモード3の場合、WSパルスを正しく生成するためには、FRAMELENはDATALENよりも大きくなければなりません。

bit 24:16 POSITION

データポジション。フレーム内でのこのチャネルペアのデータの位置を定義します。POSITION + DATALENはFRAMELENよりも小さくなければなりません。37.8.2.1項の「Frame format」を参照してください。

備考: I2Sモード0の場合、POSITIONはWSエッジの1クロック後から、左相と右相の両方でデータの位置を定義します。その他のモードでは、POSITIONはフレーム全体内のデータの位置を定義します。モード0でONECHANNEL = 1の場合は特殊なケースで、ONECHANNELの説明を参照してください。

備考: 全てのチャネルペアのDATALENとPOSITIONフィールドの組み合わせは、フレーム内でチャネルが重ならないようにする必要があります。

• 0x000 = フレームまたはWSフェーズ内のビットポジション0（最初のビット位置）からデータが始まる。
• 0x001 = フレームまたはWSフェーズ内のビットポジション1からデータが始まる。
  …
• 0x0FF = フレームまたはWSフェーズ内のビットポジション255からデータが始まる。
• 0x100 = ONECHANNELの説明を参照。

参照: NXP LPC55S1x RM R1.4, 36章 *1

Sys_ctrl

36.1 How to read this chapter

sys_ctrlには、次のものが含まれています。

• I2S信号の共有（I2S signal sharing）機能。この機能は、すべてのLPC55S1x/LPC551xデバイスで利用可能です。
• USB HS用のステータスレジスタ
• グレイ（GRAY）値のバイナリデコーダ

36.2 Features

• I2S信号の共有 : 複数のFlexcomm Interface I2Sインターフェイスが、外部ボード配線なしで、I2Sクロック、WS、DATAの組み合わせを共有できます。
• グレイ→バイナリデコーダ : OSイベントタイマからのグレイ値をデコードできます。

36.3.1 I2S signal sharing

I2S信号の共有を以下のように設定します。

FCnCTRLSELおよびSHAREDCTRLSETxレジスタを書き込む前に、UPDATELCKOUTビットをリセットしてUPDATELCKOUTレジスタ内の書き込み保護を解除します。

1. IOCONで、I2Sの動作のために実際に外部に接続するピンの適切な機能を選択します。

SHAREDCTRLSET0、SHAREDCTRLSET1レジスタに書き込んで、どの共有セットを使用するかを設定します（36.5節「Register description」を参照）。

2. 必要に応じてFC0CTRLSEL～FC7CTRLSELレジスタに書き込んで、共有された信号を使用する各Flexcomm Interfaceの信号共有を設定します。

I2S信号共有を使用するFlexcomm Interfaceを必要に応じて設定します（36.5節を参照）。どのFlexcomm Interfaceもまずマスタとして動作し、次にスレーブとして動作します。

注意：信号共有の接続はレジスタの値が変更されると同期をとらずに行われるので、データストリームの開始前に行う必要があります。

また、SCKとWS信号を共有しているI2Sマスタは、共有信号を使用するように設定する必要があります。例えば、Flexcomm Interface 0がSCKとWSを共有セット0に提供している場合、FC0CTRLSELでSCKとWSに共有セット0を選択設定します。

36.4 Pin description

I2S信号の共有は、ピンを直接経由するのではなく、既存のI2Sピン機能への内部配線の追加です。

36.5.1 Update clock lock out register

sys_ctrlのすべてのレジスタ（このレジスタを除く）を書き込みアクセスから保護するためのレジスタです。

36.5.2 Shared signal control select registers for each Flexcomm (0 to 7)

これらのレジスタは、Flexcomm Interface 3を除く各Flexcomm InterfaceのSCK、WS、DATA入力、およびDATA出力の信号源を選択します。共有信号の接続方法と選択方法の詳細については、表660を参照してください。

36.5.3 Control registers for each set of shared signals

これらのレジスタは、（2つの）共有信号グループのSCK、WS、DATA入力のソースを選択し、どのFlexcomm Interfaceが共有DATA出力に参加するかを設定します。

36.5.4 Status register for USB HS

このレジスタは、USB HS 3.3V電源ドメインの低電圧検出信号を示します。電源の検出器はUSB PHYに内蔵されています。

36.5.5 CODE GRAY for LSB input

CODE GRAY LSBの入力レジスタとして機能します。

36.5.6 CODE GRAY for MSB input

CODE GRAY MSBの入力レジスタとして機能します。

36.5.7 CODE BIN LSB output

CODE BIN LSBの出力レジスタとして機能します。*2

36.5.8 CODE BIN MSB output

CODE BIN MSBの出力レジスタとして機能します。*2

36.6 Functional description

I2S信号の共有機能は、すべてのLPC55S1x/LPC551xデバイスで利用できます。

必要以上のピンを犠牲にすることなく、1つのTDMストリームで複数のI2S機能を一緒に使用したい場合があります。I2S信号の共有により、デバイスの外部で複数のピンを外部接続することなくこのような使用が可能になります。この機能は、4つのチャネルペアを含む1つのI2Sインターフェイスで実現できる範囲を超える要件がある場合にのみ、必要となります。

信号の共有は、複数のオンチップI2Sインターフェイスを、外部の基板配線なしに、同じピンでクロック、WS、入力データに接続することができます。複数のI2S機能が1つのデータラインに出力データを提供する場合は、やはり外部接続で実現する必要があります。

一般的に、I2S用に設定された各Flexcomm Interfaceは、以下を選択できます。

• 独自のSCK、または共有のSCK。
• 独自のWS、または共有のWS。
• 自身のDATAイン、または共有のDATAイン。

各Flexcomm Interfaceは、共有された信号に貢献できる可能性があります。

• 自身のSCK（マスタかスレーブかに応じて、インまたはアウト）。
• 自身のWS（マスタかスレーブかに応じて、インまたはアウト）。
• 独自のDATAイン。

図104と図105に接続可能な代表的なロジックを示します。

36.6.1.1 Examples

図106は、入力データと出力データが2つの異なるI2Sインターフェイスに接続された双方向コーデックの簡単な例で、信号共有を利用して接続を1つのSCKと1つのWSピンに減らしています。この例では、1つのI2Sインターフェイスがマスタトランスミッタで、1つのI2Sインターフェイスがスレーブレシーバとなっています。データ入力と出力は、外部コーデックの別々のピンであるため、1つのピンで共有することはできません。

図107は、複数のスレーブおよび／またはレシーバがSCKとWS、および／またはDATAを共有する一般的なケースを示しています。このシナリオには、受信データの共有が含まれます（例えば、異なるI2SインターフェイスがTDMストリームの異なるスロットからデータを受信する場合など）。

図108は、あるI2Sインターフェイスがチップ外に出るマスタとなり、他のオンチップI2Sインターフェイスがそのスレーブとなるマスタ・スレーブ動作を示しています。データは送信することも受信することもできます。複数のI2Sインターフェイスは、複数のピンを配線することで、1つのストリームにデータを供給します。

図109は、1つのI2Sインターフェイスが共有のDATAラインに送信している間に、少なくとも1つの他のI2Sが同じDATAラインから受信しているデータを示しています。これは、必ずしも送信されたデータが受信されていることを意味するものではありません。これらはTDMフレーム内の異なるパケットである可能性があります。この例では、2つのI2Sインターフェイスが送信し、2つのI2Sインターフェイスが受信していますが、どのような組み合わせも可能です。

参照: NXP LPC55S1x PDS R1.5, 7.24.3節、
LPC55S2x PDS R2.0, 7.23.3節 *1

適用: NXP EdgeVerse LPC MCUs:
LPC55S16, LPC5516
LPC55S14, LPC5514
LPC5512
LPC55S28, LPC5528
LPC55S26, LPC5526

適用デバイス

LPC55S2xのLPC55S1xとの違い

I2Sのチャネルペアの個数の違い

• LPC55S1x/LPC551xデバイスは、Flexcomm Interface 0～5はそれぞれ1チャネルペアのI2Sを提供し、Flexcomm Interface 6～7はそれぞれ4チャネルペアのI2Sを提供します。
• LPC55S2x/LPC552xデバイスは、Flexcomm Interface 0～7はそれぞれ1チャネルペアのI2Sを提供します。

Flexcomm Interface serial communication

Features

• 非同期、同期マスタ、または同期スレーブ動作のUSART
• 最大4つのスレーブセレクトが可能なSPIマスタ、またはSPIスレーブ
• I2C（マスタ、スレーブ、モニタの各機能を含む）
• Flexcomm Interface 0～5はそれぞれ1チャネルペアのI2Sを提供し、Flexcomm Interface 6～7はそれぞれ4チャネルペアのI2Sを提供します。
• USART、SPI、I2Sのトラフィックデータは、Flexcomm FIFOを使用します。I2C機能はFIFOを使用しません。

SPI serial I/O (SPIO) controller

Features

• SPIマスタモード（送受信）で50Mbit/s、SPIスレーブ受信モードで25Mbit/s、SPIスレーブ送信モードで50Mbit/sまでのビットレートに対応します。
• マスタまたはスレーブ動作
• 4～16ビットのデータフレームを直接サポート。より大きなフレームはソフトウェアでサポート。
• SPI機能では、それぞれ8エントリの独立した送信および受信FIFOのサポートがあります。
• DMA転送に対応 : SPInの送受信機能はシステムのDMAコントローラと連動しています。
• 到着するデータを読み出すことなく、スレーブにデータを送信することができます。この機能はSPIメモリの設定時に役立ちます。
• 最大4つのスレーブセレクト入出力は、極性を選択でき、使い方も自由自在です。

I2C-bus interface

USART

Features

• Maximum bitrates of 6.25Mbit/s in asynchronous mode and 10Mbit/s in synchronous mode for USART functions.
• 7, 8, or 9 data bits and 1 or 2 stop bits.
• マスタまたはスレーブで動作する同期モード。連続クロックオプション付き。
• ソフトウェアアドレス比較によるマルチプロセッサ／マルチドロップ（9ビット）モード
• RS-485トランシーバの出力イネーブル制御
• ボーレートを自動検出するAutobaudモード
• Parity generation and checking: odd, even, or none.
• ソフトウェアで選択可能なオーバーサンプリング : 5～16クロック（非同期モード）
• 1つの送信データバッファと1つの受信データバッファ
• 自動フロー制御のためのハードウェア信号にRTS/CTSを採用。ソフトウェアによるフロー制御は、Delta CTS検出、Transmit Disable制御、および任意のGPIOをRTS出力として使用して行うことができます。
• Received data and status can optionally be read from a single register
• ブレークの生成と検出
• 受信データは3つのサンプルのうちの2つの「投票」です。1つのサンプルが異なる場合、ステータスフラグが設定されます。
• Autobaud機能付きのボーレート生成器を内蔵
• FRD（フラクショナル・レート・ディバイダ）は、すべてのUSARTで共有されます。
• Receiver Ready、Transmitter Ready、Receiver Idle、受信ブレーク検出の変化、フレーミングエラー、パリティエラー、Overrun、Underrun、Delta CTS検出、受信サンプルノイズ検出のための割り込みが利用可能。
• ループバックモードでは、データおよびフローコントロールのテストが可能です。
• 同期式スレーブモードでは、ディープスリープおよびディープスリープ2モードからの復帰が可能です。
• 特別な動作モードでは、32.768kHzのRTC発振器をUARTクロックとして使用し、最大9600ボーでの動作が可能です。このモードはデバイスがディープスリープ状態にあるときに使用でき、文字を受信したときにデバイスを復帰させることができます。
• USARTの送受信機能は、システムのDMAコントローラと連動しています。
• USART機能は、それぞれ16エントリの独立した送信および受信FIFOのサポートがあります。

I2S-bus interface

Features

• Flexcomm Interfaceは、1つ以上のI2Sチャネルペアを実装し、最初のチャネルペアはマスタまたはスレーブ、残りのチャネルペアはスレーブとなります。すべてのチャネルペアは、送信または受信のいずれか、およびその他の共有属性について一緒に設定されます。
• 1つのFlexcomm Interface内の全チャネルのデータサイズは、4ビットから32ビットまで設定可能です。各チャネルペアは独立して1つのチャネルとして動作するように設定することもできます（ステレオ動作ではなくモノラル動作）。
• 1つのFlexcomm Interface内のすべてのチャネルペアは、シングルビットクロック（SCK）、ワードセレクト／フレームトリガ（WS）、データライン（SDA）を共有します。
• 1つのFlexcomm Interface内のすべてのI2Sトラフィックのデータは、Flexcomm FIFOを使用します。FIFOの深さは8エントリです。
• 左詰め、右詰めのデータモード
• FIFOのレベルトリガを使用したDMAに対応
• 複数のステレオやモノラルスロットを持つTDMをサポート。各チャネルペアは任意のデータスロットとして振る舞います。複数のチャネルペアが1本のTDMデータラインの異なるスロットとして参加できます。
• 選択によってビットクロックとWSを反転させることができます。
• 対応するサンプリング周波数は、デバイスの構成やアプリケーションの制約（システムクロックの周波数やPLLの有無など）によって異なりますが、一般的には標準的なオーディオデータレートに対応しています。

High-speed SPI serial I/O controller

Features

• マスタまたはスレーブ動作
• SPIマスタモード（送受信）で50Mbit/s、スレーブモード（送受信）で50Mbit/sまでのビットレートに対応します。
• 4～16ビットのデータフレームを直接サポート。より大きなフレームはソフトウェアでサポート。
• SPI機能では、それぞれ8エントリの独立した送信および受信FIFOのサポートがあります。
• DMA転送に対応 : SPInの送受信機能はシステムのDMAコントローラと連動しています。
• 到着するデータを読み出すことなく、スレーブにデータを送信することができます。この機能はSPIメモリの設定時に役立ちます。
• 最大4つのスレーブセレクト入出力は、極性を選択でき、使い方も自由自在です。

参照: NXP LPC55S1x RM R1.3, 6.2～6.3節 *1

Features

• ISPピンやPFR領域のCMPA設定に基づいて（9章「LPC55S1x/LPC551x Flash API」参照）、内蔵フラッシュからの自動ブートをサポートします。
• IAPの呼び出し。8章「LPC55S1x/LPC551x ISP and IAP」を参照してください。
• 内蔵フラッシュをプログラミングするための FLASH API。5章「LPC55S1x/LPC551x Flash」を参照してください。
• 1ビットSPIフラッシュデバイスからのSPIフラッシュリカバリブートをサポートします。詳細は6.4.3項を参照してください。

General description

• セキュアブートが有効な場合、ヘッダとCMPAの設定を使ってイメージを検証します。詳細は「Secure Boot」の章を参照してください。
• セキュアブートが有効になっておらず、イメージヘッダでCRCチェックが有効になっている場合は、CRC32を使用してイメージを検証します。
• 認証チェックもCRCチェックも有効になっていない場合は、SPとPCを検証します。
• 基本的なイメージチェックに合格した場合、TZMイメージタイプを検証します。

参照: NXP LPC55S1x RM R1.3, 22.5.1.3項 *1

Trigger operational detail

DMAチャンネルで転送を開始するには、必ず何らかのトリガが必要です。トリガには、ハードウェアトリガとソフトウェアトリガがあり、いくつかの方法で使用できます。

SWTRIGビットが0に設定されているチャンネルは、ハードウェアまたはソフトウェアによってトリガをかけることができます。ソフトウェアトリガは，SETTRIGレジスタの該当ビットに1を書き込むことで実現します。ハードウェアトリガの場合は、関連するチャネルのCFGレジスタのHWTRIGEN、TRIGPOL、TRIGTYPE、TRIGBURSTフィールドの設定が必要です。チャネルの初期設定時に、XFERCFGレジスタのSWTRIGビットを設定すると、直ちに転送が開始されます。

関連するCFGレジスタのPERIPHREQENビットが設定されていれば、チャネル上の転送はDMAリクエストのペースに合わせて行われます。それ以外の場合は、全速力で転送が行われます。

CTLSTATレジスタのTRIGビットは、XFERCFGレジスタの値CLRTRIG（ビット0）によって決定される転送の終了時にクリアすることができます。CLRTRIGに1があると、ディスクリプタが使い果たされたときにトリガがクリアされます。

参照: NXP LPC55S1x RM R1.3, 22.6.13項 *1

Set valid register

SETVALID0（set valid 0）レジスタでは、1つまたは複数のDMAチャネルのCTRLSTATレジスタのVALIDビットをセットすることができます。VALIDビットの説明については、22.6.17項「Channel transfer configuration registers」を参照してください。このレジスタは書き込み専用です。

CFGVALIDビットおよびSV（set valid）ビットは、ソフトウェアによるより直接的なDMAブロックタイミング制御を可能にします。一連のディスクリプタの中の各チャネルディスクリプタは、CFGVALIDビットの設定またはチャネルのSETVALIDフラグの設定によって有効にすることができます。

通常、CFGVALIDビットはセットされています。これにより、DMAはチャネルディスクリプタがアクティブであり、実行可能であることを伝えます。DMAは、CFGVALIDビットがセットされたディスクリプタブロックを、ソフトウェアの介入なしに順次実行していきます。

CFGVALIDビットを0に設定したままにしておくと、ソフトウェアが継続をトリガするまで、DMAシーケンスをディスクリプタで一時停止させることができます。DMA送信中に、CFGVALIDが0に設定されたチャネルディスクリプタが見つかった場合、DMAは（以前にバッファリングされた）SETVALID0のそのチャネルに対するフラグをチェックします。見つかった場合、DMAはディスクリプタを有効に設定し、SVビットをクリアし、ディスクリプタの処理を再開します。それ以外の場合、DMAはチャネルのSETVALID0ビットがセットされるまで一時停止します。