ひふみよ調査室

www.ti.com Table of Contents Application Note QFN and SON PCB Attachment Steve Kummerl, Bernhard Lange, Dominic Nguyen Texas Instruments ABSTRACT Quad flatpack no lead (QFN) packages and small-outline no lead (SON) packages are leadless packages with electrical connections made through lands on the bottom side of the component to the surface of the connecting substrate (PCB or ceramic). This application report includes introductory information about attaching QFN and SON devices to printed circuit boards (PCBs). Table of Contents 1 Texas Instruments Quad Flatpack No Leads and Small-Outline No Leads.......................................................................3 1.1 Introduction........................................................................................................................................................................ 3 2 Manufacturing Considerations..............................................................................................................................................4 2.1 SMT Process......................................................................................................................................................................4 3 Printed Circuit Board (PCB) Design Guidelines.................................................................................................................. 5 3.1 Land Pad Styles................................................................................................................................................................. 5 3.2 Land Pad Design................................................................................................................................................................5 3.3 Lead Finger Pad PCB Design............................................................................................................................................ 6 3.4 Exposed Pad PCB Design................................................................................................................................................. 7 3.5 Solder Mask....................................................................................................................................................................... 8 3.6 Surface Finishes................................................................................................................................................................ 9 3.7 Board Layout Considerations.............................................................................................................................................9 4 Solder Paste Screen Printing Process............................................................................................................................... 10 4.1 Solder Paste.....................................................................................................................................................................10 4.2 Solder Stencils................................................................................................................................................................. 10 4.3 Lead Finger Stencil Design.............................................................................................................................................. 10 4.4 Exposed-Pad Stencil Design............................................................................................................................................ 11 5 Package to Board Assembly Process................................................................................................................................ 13 5.1 Placement and Alignment................................................................................................................................................ 13 5.2 Solder Reflow...................................................................................................................................................................13 SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated QFN and SON PCB Attachment 1 Trademarks www.ti.com 5.3 PCB Cleaning...................................................................................................................................................................14 5.4 Inspection.........................................................................................................................................................................14 6 Rework Guidelines (Hot Gas Convection and Manual).....................................................................................................16 6.1 Compound Removal........................................................................................................................................................ 16 6.2 Site Redress.....................................................................................................................................................................17 6.3 Component Replacement and Reflow............................................................................................................................. 17 6.4 Manual Rework Considerations....................................................................................................................................... 19 7 Revision History................................................................................................................................................................... 20 List of Figures Figure 1-1. QFN Structure........................................................................................................................................................... 3 Figure 2-1. Packing Material Label Information With Moisture Sensitivity Level (MSL).............................................................. 4 Figure 3-1. QFN and SON Outline Dimensions...........................................................................................................................5 Figure 3-2. PCB Land Pattern..................................................................................................................................................... 6 Figure 3-3. Substrate or PCB Lead Finger Geometry................................................................................................................. 6 Figure 3-4. X-Ray Images for Reference.....................................................................................................................................8 Figure 3-5. PCB Solder Mask and Keep-Out Area Example....................................................................................................... 8 Figure 3-6. Avoid Excessive Bending.......................................................................................................................................... 9 Figure 4-1. Solder Stencil Profile............................................................................................................................................... 10 Figure 4-2. Aspect and Area Ratio Illustration........................................................................................................................... 11 Figure 4-3. Example Land Pattern and Exposed-Pad Stencil Design....................................................................................... 12 Figure 5-1. Package Self Alignment at Reflow.......................................................................................................................... 14 Figure 5-2. QFN and SON Pb and Pb-Free Example Reflow Profiles.......................................................................................14 Figure 5-3. Illustration of Typical Fillet Formation...................................................................................................................... 15 Figure 6-1. Example Mini Stencil............................................................................................................................................... 18 Figure 6-2. Example Hot Gas Convection Nozzle..................................................................................................................... 18 Figure 6-3. Preheater.................................................................................................................................................................19 Figure 6-4. Manual Rework Damage.........................................................................................................................................20 List of Tables Table 2-1. Essentials for Assembly Quality..................................................................................................................................4 Table 3-1. PCB Dimension Definitions.........................................................................................................................................6 Table 6-1. Pb-Free Solder Component Removal.......................................................................................................................16 Table 6-2. Pb-Free Solder Component Placement.................................................................................................................... 19 Trademarks All trademarks are the property of their respective owners. 2 QFN and SON PCB Attachment SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated www.ti.com Texas Instruments Quad Flatpack No Leads and Small-Outline No Leads 1 Texas Instruments Quad Flatpack No Leads and Small-Outline No Leads 1.1 Introduction Quad flatpack no lead (QFN) packages and small-outline no lead (SON) packages are thermally enhanced plastic packages that use conventional copper leadframe technology. This construction results in a cost-effective advanced packaging solution that helps to maximize board space with improved electrical and thermal performance over traditional leaded packages. QFNs have solder lands on all four sides of the package. SONs typically have solder lands on two sides of the package. QFNs and SONs are available in a number of formats. QFNs and SONs are molded and mechanically singulated from a matrix leadframe. Package size is determined by several key factors including die size, number of terminations, etc. All QFNs and SONs are leadless packages with electrical connections made via lands on the bottom side of the component to the surface of the connecting substrate [printed circuit boards (PCB), ceramic]. The standard QFN and SON package has an exposed pad that enhances the thermal and electrical characteristics, enabling high-power and high-frequency applications. Note This QFN and SON PCB application report is intended as a guide. Precise process development and experimentation are needed to optimize specific applications/performance. QFN STRUCTURE AND STITCH BONDS Figure 1-1. QFN Structure SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated QFN and SON PCB Attachment 3 Manufacturing Considerations www.ti.com 2 Manufacturing Considerations 2.1 SMT Process Many factors contribute to a high-yielding assembly process. A few of the key focus areas and their contributing factors are highlighted in Table 2-1. Table 2-1. Essentials for Assembly Quality Solder paste quality Uniform viscosity and texture. Free from foreign material. Solder paste must be used before the expiration date. Shipment and storage temperatures must be maintained at the proper temperature. Paste must be protected from drying out on the solder stencil. PCB quality Clean, flat, plated, or coated solder land area. Attachment surface must be clean and free of solder-mask residue. Placement accuracy Tight tolerances are not usually required. QFN and SON packages self center as long as a major portion (more than 50%) of the lead finger is in contact with the solder-paste-covered land area on the board. Alignment marks (fiducials) on the PCB are helpful for verifying correct placement of parts. Solder reflow profile The solder reflow temperature is dependent on the PCB design, PCB thickness, and peak reflow temperature according to the moisture sensitivity level (MSL) of components, component density, and the recommended profile of the solder paste being used. A reflow profile must be developed for each PCB type using various QFN and SON packages. See Figure 5-2 in Section 5.2 for the reflow profile. Solder volume Solder volume is important to ensure optimum contact of all intended solder connections. Ordered PN Customer E4 Inner Box/Reel Labels MSL Caution Label JEDEC Pb-Free Logo & Finish Code High-Temp & Low-Temp MSL Ratings Assembly Site & Assembly Date Code (YYWW) Figure 2-1. Packing Material Label Information With Moisture Sensitivity Level (MSL) 4 QFN and SON PCB Attachment SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated www.ti.com Printed Circuit Board (PCB) Design Guidelines 3 Printed Circuit Board (PCB) Design Guidelines One of the key efforts in implementing the QFN and SON package on a substrate motherboard is the design of the land pad. The QFN and SON has lead fingers exposed on the bottom side of the package. Electrical and mechanical connections between the component and motherboard can be made by soldering the part using screen printed solder paste and reflowing after placement. To ensure consistent solder joint geometries, it is essential to design the land pattern considering the component exposed leadframe pattern. 3.1 Land Pad Styles There are two basic designs for PCB land pads for the QFN and SON package窶杯he copper defined or nonsolder mask defined style (NSMD) and the solder mask defined style (SMD). The industry has debated the merits of both styles of land pads and although TI recommends the copper defined style land pad (NSMD), both styles are acceptable for use with the QFN and SON package. NSMD pads are recommended over SMD pads due to the tighter tolerance on copper etching compared to solder masking. In addition, the NSMD pads help to contain the solder paste within the solder mask opening. NSDM, by definition, also provides a larger copper pad area and allows the solder to anchor to the edges of the copper pads, thus providing an increase in wettable surface area. 3.2 Land Pad Design IPC-7351 is one of the industry standard guidelines for developing PCB pad patterns. Because the QFN and SON is a new package style, this application report is intended as a guide and should be used with the IPC-7351 in designing an optimum PCB land pattern. Figure 3-1 identifies the various QFN and SON dimensions required to design a matching substrate pad pattern. Because most packages are square with dimension D = E and the leads are along the E direction for dual packages, the side-view dimensions (D, S, D2 and L) are used to determine the land length on the motherboard PCB or substrate. Figure 3-2 shows the motherboard PCB or substrate land pattern dimensions to be established. Table 3-1 offers a description of these dimensions. D D D2 D2/2 D/2 INDEX AREA DETAIL B -8- L (D/2 xE/2) E2/2 (NE-1)x e 6 -A- 000 G 2x E S E2 E/2 4 EXPOSED PAD 9 5 N N-1 qqq C 2x (ND-1)x e DETAIL 1 6 DATUM A OR B L e/2 e EVEN TERMINAL SIDE Terminal Tip 5 e Terminal Tip 3 ODD TERMINAL SIDE Figure 3-1. QFN and SON Outline Dimensions SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated QFN and SON PCB Attachment 5 Printed Circuit Board (PCB) Design Guidelines www.ti.com CLL Amax Zmax D2th Gmin Y CPL X Figure 3-2. PCB Land Pattern Table 3-1. PCB Dimension Definitions Symbol Description Amax Outer extents of pad widths per each side Zmax (1) Outside pad terminal dimension typically 0.8 mm larger than the package body as a starting point Gmin (1) Inside pad terminal dimension X Lead pad width Y Lead pad height CLL Corner pad edge to adjacent inside pad distance CPL Central pad to inside edge of lead pad distance which should not be reduced to smaller than 0.2 mm (1) The dimensions Zmax and Gmin are the outside and inside pad terminal dimensions, respectively. X and Y identify the pad width and length, respectively. Clearance dimensions CLL and CPL are defined to prevent solder bridging. 3.3 Lead Finger Pad PCB Design It is recommended that the PCB lead finger pad be designed a minimum of 0,1 mm longer than the package land length (also known as the toe length) and be extended 0,05 mm towards the center line of the package (also known as the heel). TI uses a typical value of 0,4 mm toe length beyond the package body as a standard to optimize solder volume which should be considered as a model starting point for board designs. The PCB pad width must be a minimum 0,05 mm (0,025 mm per side) wider than the terminal width on the package (see Figure 3-3). However, to avoid solder bridging for components having lead pitches of 0,5 mm, the pad width should be reduced to 0,28 mm or smaller. The 0,28 mm width was based on a 0,5 mm pitch component having a max terminal width of 0,3 mm per the mechanical drawing. In the event that a board supplier can't achieve a solder mask web between 0,28 mm wide pads, the width should be reduced to accommodate the board supplier's solder-mask web tolerances. For board designs that require the minimum land pattern, the stencil design parameters of aspect ratio and area ratio must be considered to have a manufacturable land pattern design. Stencils typically are designed with a relationship to the land pattern, so both must be considered closely when minimizing. IPC-7525 describes the necessary parameters when designing the stencil. 0.05 mm 0.4 mm Min 0.025 mm Per Side for Lead Pitches Greater than 0,.65 mm Figure 3-3. Substrate or PCB Lead Finger Geometry 6 QFN and SON PCB Attachment SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated www.ti.com Printed Circuit Board (PCB) Design Guidelines 3.4 Exposed Pad PCB Design The construction of the exposed pad enables enhanced thermal and electrical characteristics. To take full advantage of this feature, the pad must be physically connected to the PCB substrate with solder. The published data for thermal performance, ﾎｸJA, is based on a four-layer PCB incorporating vias that act as the thermal path to the layers, also known as a JEDEC High K board design per JESD51-7. The dimensions of the thermal pad on the PCB should be equal to the exposed pad on the QFN and SON. Adequate clearance (CPL) is necessary to prevent solder bridging. Experiments have concluded that a minimum clearance of 0,2 mm is satisfactory for most designs. 3.4.1 Thermal Pad Via Design The number of vias represented in TI example land patterns located near the end of the data sheets should be considered as an example starting point. Not all applications require vias. The need for vias depends on the amount of power the device dissipates. If the board routing becomes too challenging to employ the use of thermal vias, contact your local TI representative for further guidance. The center thermal pad, however, should always be soldered to the board for mechanical strength and reliability. For thermally challenging applications, TI recommends that the thermal vias be placed on a pitch of approximately 1,0 mm. Per standard PCB manufacturing capabilities, 0,3 mm diameter drill holes are recommended as a starting point, but a smaller via offers less risk of solder volume loss. On applications where solder volume loss through the vias is of concern, plugging or tenting can be used to achieve a repeatable process. Vias that are plugged eliminate the risk of solder volume loss. If plugging the via is not economically suitable, tenting also can offer benefit. Tenting from the back or topside of the board can cause processing issues with some printed circuit board manufacturers due to chemistry entrapment during the plating process. In the case of plugging or tenting from the backside of the board, the voiding potential can increase due to the air trapped within the tented via. Check with your board fabrication site for recommendations. Another solder-mask tenting technique is to tent from the top of the board. The via solder-mask diameter must be 0,1 mm larger than the via hole diameter when tenting. Another variation is to create a cross-hatch pattern of solder mask to create a predictable area of coverage. Trials have shown that via tenting from the top is less likely to produce random voids between the exposed pad and the PCB pad. See Figure 3-4 for x-ray results of various via tenting structures. For finishes that use an organic solder preserve (OSP), not tenting any vias from the top or bottom of board has shown repeatable performance in soldering. In addition, optimizing the profile to achieve maximum flux activity during the critical reflow stage reduces the amount of voiding seen. Trials have shown that an excessive soak time, which activates the majority of the flux before the melting temperature of the alloy, results in large voids. Check with your solder paste manufacturer if an alternative profile can offer more flux activity through the critical melting phase of the alloy used. SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated QFN and SON PCB Attachment 7 Printed Circuit Board (PCB) Design Guidelines www.ti.com ENIG w/Solder Mask Plug OSP No Tenting w/o plating over via OSP Cross Hatch Solder Mask Pattern ﾂｷ OSP = Organic Solder Preserve HASL No Tenting ENIG w/o vias Figure 3-4. X-Ray Images for Reference 3.5 Solder Mask As described in Section 3.1, a non-solder mask defined pad (NSMD) is recommended over solder mask defined (SMD) to produce consistent solder joint geometries. The solder mask can be designed around each individual lead finger for lead pitches 0,65 mm and above. Check with your board fabrication site for solder-mask openings, but typically the NSMD openings are 0,1 mm to 0,14 mm larger than the lead finger pad size. For a lead pitch of 0,5 mm, it is recommended to design the solder mask around all pads on each side with a clearance of 0,05 mm or smaller, so consult your board fabrication site for tolerance requirements. To maximize the solder mask in the corner regions, it is necessary to round the inner corner on each row (see Figure 3-5). This ensures sufficient solder mask in the corner of the PCB footprint design and also prevents the metal feature from encroaching beyond an air gap of 0,2 mm. In addition, it has been observed that some QFN configurations utilize an exposed metal pin 1 feature beneath the component, which has a potential of shorting to a via if present in this region. Therefore, TI recommends maintaining a routing and via keep-out area next to pin 1 on all QFN designs to guard against this risk and offer more flexibility when selecting different suppliers (see Figure 3-5). Figure 3-5. PCB Solder Mask and Keep-Out Area Example 8 QFN and SON PCB Attachment SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated www.ti.com Printed Circuit Board (PCB) Design Guidelines 3.6 Surface Finishes There are a variety of surface finishes commonly available. The key factor in selecting an acceptable surface finish is to ensure that the land pads have a uniform coating. Irregular surface plating, uneven solder paste thickness, and crowning of the solder plating can reduce overall surface mount yields. Bare copper with an organic solderability preservative (OSP) coating, electroless nickel immersion gold, or electroplated nickel-gold finishes have been shown to provide an acceptable land pad surface. One type of surface finish that has shown irregular processing is referred to as a "dry film process". This is because the copper undercut effect caused during the dry film removal prevents optimal sidewall wetting during the reflow process. The advantages of plating over OSPs are: 窶｢ Shelf life 窶｢ Permanent coverage of copper vias and other features not exposed to a solder process, and 窶｢ Contamination resistance Even with these differences, OSPs have shown robust performance in industry. In summary, a controlled assembly process for QFN and SON soldering relies on a flat uniform attachment site. Achieving a flat uniform surface leads to a greater control of solder-paste print uniformity, resulting in an overall robust process. 3.7 Board Layout Considerations There are a wide variety of QFN packages on the market that have varying thicknesses. Location of the thinner format QFN packages should be carefully considered when laying out the board design to avoid regions of extreme deflection during manufacture (see Figure 3-6). Excessive bending of the substrate can lead to package damage and should be avoided in the assembly flow. Avoid Excessive Bending Figure 3-6. Avoid Excessive Bending SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated QFN and SON PCB Attachment 9 Solder Paste Screen Printing Process www.ti.com 4 Solder Paste Screen Printing Process 4.1 Solder Paste The quality of the paste print is an important factor in producing high-yield assemblies. The paste is the vehicle that provides the flux and solder alloy necessary for a reliable and repeatable assembly process. A low residue, no-clean solder (SN63/Pb37 or SAC alloy) paste is commonly used in mounting QFN and SON, however, watersoluble flux materials can be used as well if the residues can be adequately cleaned from the board. Typically, the choice of solder paste determines the profile and reflow parameters. Most paste manufacturers provide a suggested thermal profile for their products and must be referenced before manufacturing. Special SMD-specific solder pastes are being marketed by paste vendors that minimize voiding in the solder joint. If low-standoff parts such as CSPs and QFNs are to be used, highly aggressive solder fluxes are not recommended unless they can be cleaned from under the parts. TI recommends that the solder-paste manufacturer窶冱 recommended temperature profile be used to optimize flux activity within the MSL (moisture sensitivity level) guidelines for the most thermally sensitive component. Refer to J-STD-033 for more details on MSL classification. 4.2 Solder Stencils The formation of consistent solder joints is a necessity. The contrast between a large exposed pad and small lead fingers of the QFN and SON can present a challenge in producing an even standoff height. To this end, careful consideration must be applied to the stencil design. The stencil thickness, as well as the stencil opening geometry, determines the precise volume of solder paste deposited onto the device land pattern. Stencil alignment accuracy and consistent solder volume transfer are critical for uniform reflow solder processing. Stencils are usually made of nickel buildup or stainless steel, with a nickel buildup stencil offering a smoother side wall over a laser-cut stainless steel stencil. Apertures are typically trapezoidal, which helps to ensure uniform release of the solder paste and reduce smearing (see Figure 4-1). The solder-joint thickness of QFN and SON lead fingers is typically between 0,050 mm to 0,075 mm, which has a direct relationship to the amount of solder printed on the center thermal pad area. Thickness of stencils used in manufacturing varies from 0,100 mm to 0,150 mm (0.004 in to 0.006 in) range, with a typical 0,125 mm stencil design for 0,5 mm pitch components. The actual thickness of a stencil is dependent on other surface-mount devices on the PCB, in addition to the area and aspect ratio of the minimum aperture used. Use a squeegee with a durometer of 95 or harder, such as stainless steel. The blade angle and speed must be fine tuned to ensure an even paste transfer. An inspection of the printed solder paste is recommended before placing parts. A repeatable solder deposit is the most important factor for robust reflow yields further downstream in the process. As a guide, a stencil thickness of 0,125 mm (0.005 in) for QFN and SON components is recommended. IPC-7525 outlines the necessary parameters to consider when designing the stencil. Side View Stencil A B C PCB Stencil Apertures Should be Tapered to Figure 4-1. Solder Stencil Profile 4.3 Lead Finger Stencil Design The stencil aperture is typically designed to match the PCB or substrate pad size 1:1 (1:1 is recommended on periphery lead fingers and not the center thermal pad 窶� see Section 4.4 for exposed pad recommendations). For fine-pitch QFN and SON components of 0,5 mm and below, it can be necessary to reduce the stencil 10 QFN and SON PCB Attachment SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated www.ti.com Solder Paste Screen Printing Process aperture by 20% to prevent shorting beneath the QFN, paying special attention that the area or aspect ratios are not exceeded. This reduction is recommended in cases where the SMT equipment placement force is not well regulated, leading to shorting from excessive solder-paste squeeze out. For 0,4-mm pitch components, a pad width of 0,2 mm is recommended to aid solder-paste printing and to achieve a gap of 0,2 mm between pads. Lead finger stencil dimensions depend on the specific QFN and SON lead finger dimensions. For example, on a 0,5-mm pitch device with 0,85-mm x 0,28-mm wide pads, a stencil aperture of 0,23 mm x 0,8 mm and thickness of 0,125 mm should be used to achieve adequate print volume and area ratio requirements as outlined in IPC-7525 (see Figure 4-2). In cases where the board land pattern must be minimized, the stencil aspect and area ratios should be considered before board design. The area ratio of the stencil is critical for the printing to get good paste release. For very small apertures where the area ratio is less than 0.66, the stencil must be nickel formed. This type of stencil has superior release characteristics over stencils that have been produced by laser. Experiments have shown that nickelformed stencils print with area ratios down to 0.57. Check with your stencil supplier for recommendations when designing an aperture with a challenging area ratio. The aspect ratio relates to the manufacture of stencils. Stencil manufacturers require the aspect ratios (see Figure 4-2) to be greater than 1.5 (see IPC-7525). The higher the area ratio, the better the solder paste releases, in addition to depositing more volume. Stencil thickness is inversely proportional to the area ratio. So the thinner the stencil, the higher the area ratio will be, ultimately resulting in a robust solder-paste release (see IPC-7525). L W Width of Aperture Opening Aspect Ratio = = Stencil Foil Thickness T Area of Aperture Opening W Area Ratio = Area of Aperture Walls WxL = 2 x (L + W) x T T Figure 4-2. Aspect and Area Ratio Illustration 4.4 Exposed-Pad Stencil Design The QFN and SON package is thermally and electrically efficient due to the exposed die attach pad on the under side of the package. The exposed die must be soldered to the PCB or motherboard substrate. It is good practice to minimize the presence of voids within the exposed pad interconnection. Total elimination is difficult, but the design of the exposed pad stencil is crucial. The proposed stencil design enables out-gassing of the solder paste during reflow and also regulates the finished solder thickness. Typically, the solder-paste coverage is approximately 50% to 70% of the pad area (see Figure 4-3). Designing an aperture that prints solder 1:1 with the exposed pad results in excessive metal volume that can "float" the part and cause opens and other manufacturing defects. In addition, the amount of voiding post reflow in the thermal pad solder joint should not exceed 50% in high-power applications (to be verified using an x-ray). Based on a JEDEC High K board stackup, 25% has been determined to be a point of diminishing thermal performance returns, but TI prefers a limit of 50% to be set (reference JESD51-7). SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated QFN and SON PCB Attachment 11 Solder Paste Screen Printing Process www.ti.com Figure 4-3. Example Land Pattern and Exposed-Pad Stencil Design 12 QFN and SON PCB Attachment SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated www.ti.com Package to Board Assembly Process 5 Package to Board Assembly Process 5.1 Placement and Alignment The pick and place accuracy governs the package placement and rotational (theta) alignment. This accuracy is equipment and process dependent. Slightly misaligned parts (less than 50% off the pad center) automatically self align during reflow (see Figure 5-1). Grossly misaligned packages (greater than 50% off pad center) must be removed before reflow, as they can develop electrical shorts resulting from solder bridges if they are subjected to reflow. There are two popular methods for package alignment using machine vision: 窶｢ Package silhouette, also called "back lighting". The vision system locates the package outline. 窶｢ Lead-frame recognition, also called "front lighting". Some vision systems can directly locate the lead-frame pattern. Both methods are acceptable for QFN and SON placement. The front lighting recognition type alignment tends to be more accurate, but is also slower because more complex vision processing is required on the pick and place machine. The package silhouette method allows the pick and place system to run faster, but it is generally less accurate. Both methods are acceptable and have been successfully demonstrated by major pick and place equipment vendors and contract assembly houses. A starting placement force of 1.5N is recommended and should be minimized where possible. After a placement force is selected, inspect all four sides of the QFN package to make sure that each side is seated in the solder paste. Excessive pressure can cause shorting due to solder squeeze out from under the part and, in extreme cases, can potentially crack the package. Location of the thinner QFN packages should be carefully considered. Excessive bending of the substrate can also lead to package damage and should be avoided in the assembly flow. 5.2 Solder Reflow There are no special requirements necessary when reflowing QFN and SON components. As with all SMT components, it is important that profiles be checked on all new board designs. In addition, if there are multiple packages on the board, the profile must be checked at different locations on the board. Component temperatures can vary because of surrounding components, location of the device on the board, and package densities. To maximize the self-alignment effect of QFN and SON, it is recommended that the maximum reflow temperature specified for the solder paste not be exceeded. A good guide is to subject the PCB to a temperature ramp not exceeding 4ﾂｰC per second. The reflow profile guidelines (see Figure 5-2) are based on the temperature at the actual solder-pad to PCB land-pad solder joint location. The actual temperature at the solder joint is often different than the temperature settings in the reflow/rework system, due to the location of the system thermocouple used to monitor the temperature. Specific production reflow and rework systems vary depending on manufacturer and model. Therefore, system specific profiles must be established using thermocouples at the actual solder joint locations. TI has tested and qualified QFNs and SONs for three reflow operations according to JEDEC J-STD-020. This allows one reflow operation per side of the PCB (assuming the use of a double-sided PCB) and one rework operation if necessary. TI recommends use of the temperature profile from the solder-paste manufacturer to optimize flux activity within the MSL guidelines for the most thermally sensitive component. See J-STD-033 for more details on MSL classification. SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated QFN and SON PCB Attachment 13 Package to Board Assembly Process www.ti.com Before Reflow During Reflow After Reflow Figure 5-1. Package Self Alignment at Reflow Temperature (ﾂｺC) SnPb Temperature Profile Example Max. 235ﾂｰC, Min. 195ﾂｰC 183 165 135 Min. 60 sec. Max. 120 sec. Min. 30 sec. Max. 90 sec. Time Temperature (ﾂｺC) Pb-Free Temperature Profile Example Max. 260ﾂｰC, Min. 230ﾂｰC 220 180 150 Min 30 sec. Min. 60 sec. Max. 120 sec. Max. 90 sec. Time Figure 5-2. QFN and SON Pb and Pb-Free Example Reflow Profiles 5.3 PCB Cleaning If a low-residue no-clean solder paste is used, PCB cleaning typically is not required. With the elimination of materials containing chlorofluorocarbon (CFC), most companies have moved to either a no-clean or aqueous flux-based system. No-clean fluxes and solders minimize the harmful effects that residues left on the board can cause in the form of corrosion. Because a wide variety of no-clean solder pastes are available, perform application-specific evaluations to identify if any remaining residues can cause harm to the assembly. Contact your solder-paste supplier for testing performed and recommended-use conditions. Evaluate the cleaning process for water-soluble fluxes and give special attention to cleaning under the QFN component. Due to the wide variety of cleaning mediums on the market outside of TI窶冱 control, each customer should discuss material interactions with their supplier before cleaning. In addition to cleaning, the drying of circuit boards of any residual cleaning medium must be considered to prevent potential issues such as corrosion. 5.4 Inspection Inspection of QFNs and SONs on a PCB typically is accomplished by using transmission type x-ray equipment. In most cases, 100-percent inspection is not performed. Typically, x-ray inspection is used to establish process parameters and then to monitor the production equipment and process. Transmission x-ray can detect bridging, shorts, opens, and solder voids. There are many different types of x-ray inspection equipment available and 14 QFN and SON PCB Attachment SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated www.ti.com Package to Board Assembly Process functionality varies. X-ray inspection system features range from manual to automated optical inspection (AOI). Different systems also provide single-dimensional or multidimensional inspection capabilities. As explained in Section 5.2, QFNs and SONs self align to the land pad using surface tension during the solder reflow process. As a result, it is unlikely that a QFN and SON is marginally misaligned. If a misalignment does occur, it is likely to be by an entire pad. This effect makes it possible to do a gross visual alignment check after the reflow. Fiducial marks on the PCB can aid visual checks of the PCB and also are useful for manually placing units during any rework. The exterior fillet formation can vary based on manufacturing factors, such as flux activity, solder volumes, and overall standoff height. Due to factors outside of TI窶冱 control, no assurance for consistent solder fillet heights on the package sides during assembly can be made. IPC-A610D does not require a side fillet, since the side terminations are not plated. While it can appear the wetting is reduced on the side of the component, the solder joint underneath is not affected (see Figure 5-3). Figure 5-3. Illustration of Typical Fillet Formation SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated QFN and SON PCB Attachment 15 Rework Guidelines (Hot Gas Convection and Manual) www.ti.com 6 Rework Guidelines (Hot Gas Convection and Manual) Rework equipment has continued to progress rapidly to address chip scale packages. Many manufacturers use a single rework station to incorporate multiple rework process steps, such as component removal, site redress, solder paste and flux application, alignment, component placement, and reflow. The advancement of beam-splitting imaging for alignment, placement, and other areas, such as characterizing and storing individual component reflow profiles, has greatly simplified the rework process. Because QFNs and SONs allow more functionality and features on smaller products, one area of concern is thermal separation of adjoining components during the rework process. Some manufacturers have addressed this concern by designing hot gas nozzles that maintain the keep-out zone area around the rework component to thermally isolate adjacent components during the reflow process. Original equipment manufacturers have different requirements for solder-paste and flux-only applications during the rework process. For those who require solder paste, microstencils and squeegees have been developed. These microstencils are aligned using the same beam-splitting imaging as the component placement. Microsqueegees allow for simple, uniform solder-paste coverage across the microstencil. Section 6.3 shows the technique of screen-printing solder to the component before placement. 6.1 Compound Removal It is highly recommended to bake out the board before rework to reduce the risk of delaminating either the board or part. Removing the component is by far the easiest part of the rework process. After the thermal profile is optimized, the process parameters are used to remove the device. The gas nozzle used during this process surrounds the device and seals against the board. The QFN or SON is heated from the top side with hot gas, while residual heat is exhausted up and away from adjacent components. The anti-crushing feature in the nozzle prevents excessive top-side force from being applied to the QFN and SON. The entire assembly is also heated from the bottom side with an under-board heater to help prevent warpage. Preheating the board to a fixed temperature before the component is heated also helps to ensure process repeatability. When the reflow process is complete, the nozzle vacuum cup is automatically activated and the component is slowly lifted off the pads. The vacuum cup in the nozzle is designed to disengage if the component has not fully reflowed for any reason. This prevents the potential for lifting pads. The application of flux is recommended for QFN and SON removal. Table 6-1 lists generic guidelines to remove QFN packages assembled on a 0.056-in FR4 board. It is recommended to modify heating profiles for different board thicknesses and equipment used. Parts must not exceed the peak temperature as listed on the MSL label. Parts and boards must be baked out before rework to reduce the risk of delamination. Table 6-1. Pb-Free Solder Component Removal 1. Apply flux paste to component. 2. Align nozzle over part to be removed. 3. Maintain nozzle 0.050-in over device. Take care to prevent overtravel of the vacuum tip, which can damage the part or vacuum tip when measuring this distance. 4. Preheat board to 90ﾂｰC, nozzle warming up 20% air flow, 125ﾂｰC 5. Soak stage: 20% air flow, 225ﾂｰC, 90 s 6. Ramp stage: 20% air flow, 335ﾂｰC, 30 s 7. Reflow stage: 25% air flow, 370ﾂｰC, 65 s 8. Enable vacuum at the end of the reflow cycle, lower vacuum nozzle, and remove part. 9. Cool down stage: 40% air flow, 25ﾂｰC, 50 s 10. Turn off the vacuum and remove part from nozzle. 11. Using any metal tweezers or rough handling can damage the part and render it unanalyzable. 12. Do not reuse the part after it is removed. 16 QFN and SON PCB Attachment SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated www.ti.com Rework Guidelines (Hot Gas Convection and Manual) 6.2 Site Redress After the QFN and SON has been removed, the residual solder that remains on the board pads must be removed. The QFN or SON PCB site is very fragile due to its extremely small pad sizes. To avoid damaging the pads or solder mask, the site redress process must be performed very carefully. Apply flux to the site after component removal. Use a temperature-controlled soldering iron fitted with a small flat blade to gently apply solder braid that has been presoaked in flux over the PCB pads. Remove residual flux from the site with alcohol and a lint-free swab. Then inspect the site before the replacement process. Do not use the removed part. The added volume of solder on the removed part causes coplanarity issues and inconsistent solder volume. Performing site redress on the periphery leads of the component can also cause unforeseen damage. 6.3 Component Replacement and Reflow The first step before replacement is to apply solder paste either to the board or directly to the component. Depending on the application, one of these two methods can be more advantageous, due to factors such as board density and ease of access to the rework site. Evaluate which method is best on a case-by-case basis. Both methods require the use of a mini stencil. Figure 6-1 shows the steps to screen print solder directly onto the component. The solder paste is applied to the part using a fixture courtesy of Photo Stencil. A component insertion tool ensures proper registration of lightweight QFNs and SONs onto the printed circuit board. In addition, the insertion tool eliminates manual handling of the component, which can deposit unwanted skin oil on the component pads. Optical systems used for alignment consist of a beam-splitting prism combined with an inspection microscope or video camera fitted with a zoom lens. This optical system allows the operator to see a magnified image of the bottom side of the QFN and SON superimposed over the corresponding PCB land pattern. Alignment and placement of the QFN and SON must be accurate to within 0,1 mm. When the QFN and SON is correctly aligned, the X-Y table is locked to prevent further movement. The nozzle (Figure 6-2) is lowered until it lightly contacts the board. The nozzle vacuum is automatically deactivated and the thermal reflow cycle begins. PC-based software provides the process control necessary to ensure repeatable results. Once the cool-down stage is complete, the nozzle is raised and the assembly is removed for inspection. Figure 6-1 shows generic guidelines to remove QFN packages assembled on a 0.056-in FR4 board. It is recommended to modify heating profiles for different board thicknesses and equipment used. Parts must not exceed the peak temperature as listed on the MSL label. Parts and boards must be baked out before rework to reduce the risk of delamination. SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated QFN and SON PCB Attachment 17 Rework Guidelines (Hot Gas Convection and Manual) www.ti.com Figure 6-1. Example Mini Stencil Example Air-Vac Rework Nozzle for QFN Package sizes between 2.15 mm to 4.5 mm ﾄ� NMX188DVG - .188窶� Exhaust Opening - Used for QFN Package sizes between 2.15 mm to 4.5 mm - VTMX020-35 Vacuum Tip ﾄ� A larger nozzle will be required for larger package sizes. ﾄ� Refer to www.air-vac-eng.com for recommended nozzle sizes by package dimension Hot Gas Convection Nozzle Figure 6-2. Example Hot Gas Convection Nozzle 18 QFN and SON PCB Attachment SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated www.ti.com Rework Guidelines (Hot Gas Convection and Manual) Table 6-2. Pb-Free Solder Component Placement 1. Apply solder paste to component or board using mini-screen printing tool (see Figure 6-4). 2. Align device over pads. 3. Place device on board. Take care to prevent overtravel during placement, which can damage the part or vacuum tip. 4. Raise nozzle 0.050-in 5. Preheat board to 90ﾂｰC, nozzle warming up 20% air flow, 125ﾂｰC. 6. Soak stage: 20% air flow, 225ﾂｰC, 90 s 7. Ramp stage: 20% air flow, 335ﾂｰC, 30 s 8. Reflow stage: 25% air flow, 370ﾂｰC, 65 s 9. Cool down stage: 40% air flow, 25ﾂｰC, 50 s 6.4 Manual Rework Considerations If manual touch-up is required, it is highly recommended to bake out the board and replacement components before rework, which reduces the risk of delaminating either the board or part. Use of a preheater (see Figure 6-3) is also strongly recommended to reduce the risk of temperature overshoot. By using a preheater, the soldering iron tip size and potential for temperature overshoot can be reduced, resulting in a robust manual soldering iron process. IPC7711 recommends initial use of the lowest possible tip temperature. It is also recommended that the smallest tip size be used, which mitigates temperature overshoot and reduces the risk of delaminating either the board or component. Damage can result when a soldering iron comes in contact with the periphery lead, and pressure is applied to the side of the QFN part. Avoid contacting the side of the QFN part when performing manual rework with a soldering iron or damage will occur (see Figure 6-4). If manual soldering is used, the soldering iron tip should only contact the board pad without contacting the side of the component. In general a temperature-controlled hot gas convection repair method is recommended over manual soldering because the risk of applying excessive force is eliminated. The maximum rework temperature as measured on the package should not exceed the MSL rating as specified on the shipping label. See Figure 2-1 for an example of the MSL label. Figure 6-3. Preheater SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated QFN and SON PCB Attachment 19 Revision History www.ti.com Figure 6-4. Manual Rework Damage 7 Revision History Changes from Revision B (August 2018) to Revision C (December 2023) Page 窶｢ Updated the numbering format for tables, figures, and cross-references throughout the document................. 1 Changes from July 25, 2007 to August 28, 2018 Page 窶｢ Editorial and format changes throughout document...........................................................................................1 20 QFN and SON PCB Attachment SLUA271C 窶� JUNE 2002 窶� REVISED DECEMBER 2023 Submit Document Feedback Copyright ﾂｩ 2023 Texas Instruments Incorporated IMPORTANT NOTICE AND DISCLAIMER TI PROVIDES TECHNICAL AND RELIABILITY DATA (INCLUDING DATA SHEETS), DESIGN RESOURCES (INCLUDING REFERENCE DESIGNS), APPLICATION OR OTHER DESIGN ADVICE, WEB TOOLS, SAFETY INFORMATION, AND OTHER RESOURCES 窶廣S IS窶� AND WITH ALL FAULTS, AND DISCLAIMS ALL WARRANTIES, EXPRESS AND IMPLIED, INCLUDING WITHOUT LIMITATION ANY IMPLIED WARRANTIES OF MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE OR NON-INFRINGEMENT OF THIRD PARTY INTELLECTUAL PROPERTY RIGHTS. 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参照: NXP LPC55S1x RM R1.4, 37.7.1～2項 *1

I2S : Register description

• I2S : Register description
  • Configuration register 1
    • bit 0 MAINENABLE
    • bit 1 DATAPAUSE
    • bit 3:2 PAIRCOUNT
    • bit 5:4 MSTSLVCFG
    • bit 7:6 MODE
    • bit 8 RIGHTLOW
    • bit 9 LEFTJUST
    • bit 10 ONECHANNEL
    • bit 12 SCK_POL
    • bit 13 WS_POL
    • bit 20:16 DATALEN
  • Configuration register 2
    • bit 10:0 FRAMELEN
    • bit 24:16 POSITION

Configuration register 1

CFG1レジスタにはモード設定が含まれ、そのほとんどが1つのFlexcomm Interface内のすべてのI2Sチャネルペアに適用されます。いくつかの設定は最初のペア（プライマリ・チャネルペア）にのみ適用されます。

bit 0 MAINENABLE

このFlexcomm InterfaceのI2S機能のメインのイネーブル。

• 0
  このFlexcommのすべてのI2Sチャネルペアがディセーブルされ、内部ステートマシン、カウンタ、フラグがリセットされます。他のチャネルペアは有効にできません。
• 1
  最初のI2Sチャネルペアは有効です。このFlexcomm Interfaceの他のチャネルペアは、それぞれのPAIRENABLEビットで有効にすることができます。

bit 1 DATAPAUSE

データフローの一時停止。I2Sシリアライザ／デシリアライザとFIFO間のデータフローを一時停止することができます。これは、ストリームを変更する場合や、データのアンダーフローまたはオーバーフロー後の再起動時に行うことができます。一時停止中は、送受信中のデータを壊すことなく、FIFOの操作を行うことができます。

データの一時停止が要求されると、インターフェイスは、データの流れを中断する前に、進行中のデータの送信を完了する必要がある場合があります。ソフトウェアは、STATレジスタのDATAPAUSEDフラグを監視することにより、アクションを起こす前に一時停止が実際に有効であることを確認する必要があります。

DATAPAUSEがクリアされると、次のフレームの先頭でデータ転送が再開されます。

• 0
  通常動作、またはI2Sがすでに一時停止している場合は次のフレームで通常動作を再開。
• 1
  データフローの一時停止が要求されている。STATのDATAPAUSEDが1のときに有効です。

bit 3:2 PAIRCOUNT

これは0x3の読み取り専用フィールドで、このFlexcommインターフェイスで提供されているI2Sチャネルペアの数をあらわします。

• 00 = 1つのI2Sチャネルペアがあります。
• 01 = 2つのI2Sチャネルペアがあります。
• 10 = 3つのI2Sチャネルペアがあります。
• 11 = 4つのI2Sチャネルペアがあります。

bit 5:4 MSTSLVCFG

マスタ／スレーブ構成の選択で、このFlexcommのすべてのI2SチャネルペアでSCKとWSがどのように使用されるかを決定します。

• 0x0
  通常のスレーブモード。SCKとWSをマスタから受信し、データの送受信に使用します。
• 0x1
  WS同期マスタ構成。WSは他のマスタから受信され、Flexcommのファンクションクロックから分配された場合に、SCKの生成を同期させるために使用されます。
• 0x2
  既存のSCKを使用するマスタ構成。SCKを受信し、WSの生成に直接使用するとともに、データの送受信を行います。
• 0x3
  通常のマスタモード。SCKとWSが生成され、1つまたは複数のスレーブ機器に送ることができます。

bit 7:6 MODE

基本的なI2Sの動作モードを選択します。37.8.2項の「Formats and modes」を例として参照してください。

• モード0(0x0)
  I2Sモード、通称「Classic」モード。WSのデューティサイクルは50％で、（有効なチャネルペアごとに）左チャネルのデータが第1フェーズに、右チャネルのデータが第2フェーズにそれぞれ1つずつ発生します。このモードでは、データ領域はフレームの先行するWSエッジの1クロック後に開始されます。

  備考: WSのデューティサイクルが50%の場合、FRAMELENはフレームのI2Sクロック数を偶数に定義する必要があります。FRAMELENが奇数クロックを定義している場合、余分なクロックは右サイドに発生します。

• モード1(0x1)
  WSのデューティサイクルが50%になるDSPモード。モード0の備考を参照してください。
• モード2(0x2)
  このDSPモードでは、WSは各データフレームの最初に1クロック分のパルスを出力します。
• モード3(0x3)
  このDSPモードでは、WSは各データフレームの最初に1データスロット分の長さのパルスを出力します。

bit 8 RIGHTLOW

左右チャネルがどのようにFIFOデータ内に配置されるかを決定します。基本的には、FIFOとの間で転送される左右のチャネルデータが入れ替わります。

このビットは、データ幅が24ビット以上の場合やPDMDATA = 1の場合には使用されません。

なお、ONECHANNEL = 1の場合、使用される1つのチャネルは通常左チャネルとなります。POSITIONは、右チャネルデータが通常配置されるフレームにそのデータを配置することができます。

備考: すべての有効なチャネルペアがONECHANNEL = 1である場合、RIGHTLOW = 1は許可されません。

• 0
  右チャネルはFIFOデータの上位部分から取得されます。例えば、データが16ビットの場合、FIFOのビット31:16が右チャネルに使用されます。
• 1
  右チャネルはFIFOデータの下位部分から取得されます。例えば、データが16ビットの場合、FIFOのビット15:0が右チャネルに使用されます。

bit 9 LEFTJUST

データの左詰め。

• 0
  データは、FIFOとI2Sシリアライザ／デシリアライザ間で右詰めで転送されます。つまり、ビット0から始まり、DATALENで定義された位置まで続きます。これは、データバスストリーム上の右詰めのデータに対応します。
• 1
  FIFOとI2Sシリアライザ／デシリアライザの間でデータが左詰めで転送されます。つまり、FIFOエントリのMSBから始まり、DATALENで定義されたビット数だけ続きます。これは、データバスストリーム上の左詰めのデータに対応します。

bit 10 ONECHANNEL

シングルチャネルモード。送信と受信の両方に適用されます。このコンフィギュレーションビットは、最初のI2Sチャネルペアにのみ適用されます。他のチャネルペアは、それぞれのCFG1レジスタで独立してこのモードを選択できます。

• 0
  このチャネルペアのI2Sデータは、左右のチャネルとして扱われます。
• 1
  このチャネルペアのI2Sデータは、単一のチャネルとして扱われます。機能的にはこのペアの左チャネルとなります。

備考: I2Sモード0では、フレームの右半分はPOSITION = 0x100から始まります。これはモード0がフレームの左と右のサイドを明確に区別しているためです。ONECHANNEL = 1の場合、POSITIONを0x100 + 右サイド内のデータ位置に設定することで、シングルチャネルのデータを右側に配置することができます。例えば、0x108の場合、フレーム中央から8クロック目からデータを配置することになります。 その他のI2Sモードでは、POSITIONで定義されたクロックにシングルチャネルのデータが配置されます。

bit 12 SCK_POL

SCKの極性。

bit 13 WS_POL

WSの極性。

bit 20:16 DATALEN

データ長（マイナス1エンコード）は、このFlexcommのすべてのチャネルペアのI2Sデータのビット数を定義します。データはここで定義されたビット数だけSDAに駆動されたり、SDAから受信されたりすることに注意してください。

DATALENは、I2Sで以下のようにも使用されます。

1. FIFOとI2Sシリアライザ／デシリアライザ間のデータ転送のサイズを決定する。37.8.4項 「FIFO buffer configurations and usage」を参照してください。
2. モード1、2、3では、フレーム内の右データとそれに続く左データの位置を決定します。
3. モード3では、WSパルスの持続時間を決定します。

値を示します。

• 0x00～0x02 = サポートされていません。
• 0x03 = データ長は4ビット
• 0x04 = データ長は5ビット
  …
• 0x1F = データ長は32ビット

Configuration register 2

CFG2レジスタは、I2Sデータ構成の外観をコントロールするフィールドを含んでいます。

bit 10:0 FRAMELEN

フレーム長（マイナス1エンコード）は、フレームに含まれるデータビット数（クロック数）を定義します。37.8.2.1項の「Frame format」を参照してください。

• 0x000～0x002 = サポートされていません。
• 0x003 = フレームの長さは4ビット
• 0x004 = フレームの長さは5ビット
  ...
• 0x7FF = フレームの長さは合計で2048ビット

備考: I2Sモード0または1で奇数長のフレーム（例: 33クロック）を定義した場合、余分なクロックは右半分に出現します。

備考: I2Sモード3の場合、WSパルスを正しく生成するためには、FRAMELENはDATALENよりも大きくなければなりません。

bit 24:16 POSITION

データポジション。フレーム内でのこのチャネルペアのデータの位置を定義します。POSITION + DATALENはFRAMELENよりも小さくなければなりません。37.8.2.1項の「Frame format」を参照してください。

備考: I2Sモード0の場合、POSITIONはWSエッジの1クロック後から、左相と右相の両方でデータの位置を定義します。その他のモードでは、POSITIONはフレーム全体内のデータの位置を定義します。モード0でONECHANNEL = 1の場合は特殊なケースで、ONECHANNELの説明を参照してください。

備考: 全てのチャネルペアのDATALENとPOSITIONフィールドの組み合わせは、フレーム内でチャネルが重ならないようにする必要があります。

• 0x000 = フレームまたはWSフェーズ内のビットポジション0（最初のビット位置）からデータが始まる。
• 0x001 = フレームまたはWSフェーズ内のビットポジション1からデータが始まる。
  …
• 0x0FF = フレームまたはWSフェーズ内のビットポジション255からデータが始まる。
• 0x100 = ONECHANNELの説明を参照。

参照: NXP LPC55S1x RM R1.4, 36章 *1

Sys_ctrl

36.1 How to read this chapter

sys_ctrlには、次のものが含まれています。

• I2S信号の共有（I2S signal sharing）機能。この機能は、すべてのLPC55S1x/LPC551xデバイスで利用可能です。
• USB HS用のステータスレジスタ
• グレイ（GRAY）値のバイナリデコーダ

36.2 Features

• I2S信号の共有 : 複数のFlexcomm Interface I2Sインターフェイスが、外部ボード配線なしで、I2Sクロック、WS、DATAの組み合わせを共有できます。
• グレイ→バイナリデコーダ : OSイベントタイマからのグレイ値をデコードできます。

36.3.1 I2S signal sharing

I2S信号の共有を以下のように設定します。

FCnCTRLSELおよびSHAREDCTRLSETxレジスタを書き込む前に、UPDATELCKOUTビットをリセットしてUPDATELCKOUTレジスタ内の書き込み保護を解除します。

1. IOCONで、I2Sの動作のために実際に外部に接続するピンの適切な機能を選択します。

SHAREDCTRLSET0、SHAREDCTRLSET1レジスタに書き込んで、どの共有セットを使用するかを設定します（36.5節「Register description」を参照）。

2. 必要に応じてFC0CTRLSEL～FC7CTRLSELレジスタに書き込んで、共有された信号を使用する各Flexcomm Interfaceの信号共有を設定します。

I2S信号共有を使用するFlexcomm Interfaceを必要に応じて設定します（36.5節を参照）。どのFlexcomm Interfaceもまずマスタとして動作し、次にスレーブとして動作します。

注意：信号共有の接続はレジスタの値が変更されると同期をとらずに行われるので、データストリームの開始前に行う必要があります。

また、SCKとWS信号を共有しているI2Sマスタは、共有信号を使用するように設定する必要があります。例えば、Flexcomm Interface 0がSCKとWSを共有セット0に提供している場合、FC0CTRLSELでSCKとWSに共有セット0を選択設定します。

36.4 Pin description

I2S信号の共有は、ピンを直接経由するのではなく、既存のI2Sピン機能への内部配線の追加です。

36.5.1 Update clock lock out register

sys_ctrlのすべてのレジスタ（このレジスタを除く）を書き込みアクセスから保護するためのレジスタです。

36.5.2 Shared signal control select registers for each Flexcomm (0 to 7)

これらのレジスタは、Flexcomm Interface 3を除く各Flexcomm InterfaceのSCK、WS、DATA入力、およびDATA出力の信号源を選択します。共有信号の接続方法と選択方法の詳細については、表660を参照してください。

36.5.3 Control registers for each set of shared signals

これらのレジスタは、（2つの）共有信号グループのSCK、WS、DATA入力のソースを選択し、どのFlexcomm Interfaceが共有DATA出力に参加するかを設定します。

36.5.4 Status register for USB HS

このレジスタは、USB HS 3.3V電源ドメインの低電圧検出信号を示します。電源の検出器はUSB PHYに内蔵されています。

36.5.5 CODE GRAY for LSB input

CODE GRAY LSBの入力レジスタとして機能します。

36.5.6 CODE GRAY for MSB input

CODE GRAY MSBの入力レジスタとして機能します。

36.5.7 CODE BIN LSB output

CODE BIN LSBの出力レジスタとして機能します。*2

36.5.8 CODE BIN MSB output

CODE BIN MSBの出力レジスタとして機能します。*2

36.6 Functional description

I2S信号の共有機能は、すべてのLPC55S1x/LPC551xデバイスで利用できます。

必要以上のピンを犠牲にすることなく、1つのTDMストリームで複数のI2S機能を一緒に使用したい場合があります。I2S信号の共有により、デバイスの外部で複数のピンを外部接続することなくこのような使用が可能になります。この機能は、4つのチャネルペアを含む1つのI2Sインターフェイスで実現できる範囲を超える要件がある場合にのみ、必要となります。

信号の共有は、複数のオンチップI2Sインターフェイスを、外部の基板配線なしに、同じピンでクロック、WS、入力データに接続することができます。複数のI2S機能が1つのデータラインに出力データを提供する場合は、やはり外部接続で実現する必要があります。

一般的に、I2S用に設定された各Flexcomm Interfaceは、以下を選択できます。

• 独自のSCK、または共有のSCK。
• 独自のWS、または共有のWS。
• 自身のDATAイン、または共有のDATAイン。

各Flexcomm Interfaceは、共有された信号に貢献できる可能性があります。

• 自身のSCK（マスタかスレーブかに応じて、インまたはアウト）。
• 自身のWS（マスタかスレーブかに応じて、インまたはアウト）。
• 独自のDATAイン。

図104と図105に接続可能な代表的なロジックを示します。

36.6.1.1 Examples

図106は、入力データと出力データが2つの異なるI2Sインターフェイスに接続された双方向コーデックの簡単な例で、信号共有を利用して接続を1つのSCKと1つのWSピンに減らしています。この例では、1つのI2Sインターフェイスがマスタトランスミッタで、1つのI2Sインターフェイスがスレーブレシーバとなっています。データ入力と出力は、外部コーデックの別々のピンであるため、1つのピンで共有することはできません。

図107は、複数のスレーブおよび／またはレシーバがSCKとWS、および／またはDATAを共有する一般的なケースを示しています。このシナリオには、受信データの共有が含まれます（例えば、異なるI2SインターフェイスがTDMストリームの異なるスロットからデータを受信する場合など）。

図108は、あるI2Sインターフェイスがチップ外に出るマスタとなり、他のオンチップI2Sインターフェイスがそのスレーブとなるマスタ・スレーブ動作を示しています。データは送信することも受信することもできます。複数のI2Sインターフェイスは、複数のピンを配線することで、1つのストリームにデータを供給します。

図109は、1つのI2Sインターフェイスが共有のDATAラインに送信している間に、少なくとも1つの他のI2Sが同じDATAラインから受信しているデータを示しています。これは、必ずしも送信されたデータが受信されていることを意味するものではありません。これらはTDMフレーム内の異なるパケットである可能性があります。この例では、2つのI2Sインターフェイスが送信し、2つのI2Sインターフェイスが受信していますが、どのような組み合わせも可能です。

参照: LPC55S1x/LPC551x Errata sheet R1.4 NXP April 29, 2021 *1

Errata Rev1.4

• Errata Rev1.4
  • ROM.1 (20191204)
  • USB.1 (20191204)
  • USB.2 (20191204)
  • USB.3 (20201214)
  • USB.4 (20210225)
  • USB.5 (20210423)
  • USB.6 (20210423)

ROM.1 (20191204)

ROM fails to enter ISP mode when image is corrupted with flash pages in an erased or unprogrammed state

フラッシュページが消去された状態やプログラムされていない状態でイメージが破損した場合、ROMがISPモードに移行しない

はじめに

LPC55S1x/LPC551xでは、フラッシュページが消去された状態やプログラムされていない状態でイメージが破損すると、ROMが自動的にISPモードに入らないことがあります。

問題点

CMPAでセキュアブートが有効になっている場合、イメージヘッダのイメージサイズフィールドで指定されたフラッシュメモリ領域内に、消去された状態またはプログラムされていない状態のメモリページが含まれていると、デバイスがフォールバック機構を使用して自動的にISPモードに移行しないという問題がありました。この問題は、アプリケーションイメージが部分的にしか書き込まれていない、または消去されているにもかかわらず、有効なイメージヘッダがメモリ内に残っている場合に発生します。

回避方法

次のいずれかの方法でマス・イレーズを行い、不完全で破損したイメージを削除します。

• Debug Mailboxを使ってeraseコマンドを実行する。Mailboxを終了すると、デバイスは直接ISPモードに入ります。
• Debug MailboxからコマンドでISPモードに入り、flash-eraseコマンドを使用する。
• ISP端子を使用してデバイスをリセットし、ISPモードに入る。flash-eraseコマンドを使用して、破損した（不完全な）イメージを消去してください。

USB.1 (20191204)

HS host fails when connecting with the LS device (mouse) Introduction

LSデバイス（マウス）との接続でHSホストが失敗する

はじめに

USB1 High-Speedコントローラは、一部のLPC55S1x/LPC551xデバイスに搭載されており、3種類の異なるデータ速度で周辺機器をホストにプラグアンドプレイで接続することができます。

• 480Mbpsのデータレートを持つハイスピード
• 12Mbpsのフルスピード
• 1.5Mbpsのロースピード

多くのポータブルデバイスは、ホストPCを介さずにUSBインターフェースを介して相互に通信することができます。

問題点

Low-Speedデバイス（マウス）との接続でUSB High-Speedホストが失敗する。

回避方法

Full-SpeedおよびLow-Speedアプリケーションをサポートするために、デバイスまたはホストにUSB0 Full-SpeedポートとUSB1 High-Speedポートを使用することをお勧めします。そのうえで、USB High-SpeedホストでLow-Speedデバイスをサポートする必要があるアプリケーションでは、USB1ポートと外部USBデバイスの間にUSBハブを挿入することで対応できます。

USB.2 (20191204)

Automatic USB rate adjustment is not functional when using multiple hubs

（割愛）

USB.3 (20201214)

For the USB high-speed device controller, the detection handshaking fails when certain full-speed hubs are connected

（割愛）

USB.4 (20210225)

In USB high-speed device mode, device writes extra byte(s) to the buffer if the NBytes is not multiple of 8 for OUT transfer

USB高速デバイスモードでは、OUT転送時にNBytesが8の倍数でない場合、デバイスはバッファに余分なバイトを書き込む

はじめに

LPC55S1x/LPC551xデバイスファミリには、ハイスピード・デバイス・モードで動作可能なUSB HSインターフェイス（USB1）が搭載されています。NBytesの値は、バッファに受信できるバイト数を表します。

問題点

LPC55S1x/LPC551xのUSBデバイス・コントローラは、常に8バイトを書き込むため、転送サイズが8バイトの倍数でない場合、受信データバッファに余分なバイトを書き込みます。例えば、転送の長さが1バイトの場合、7バイトが受信データバッファに追加で書き込まれます。また、転送長が7バイトの場合、受信データバッファに1バイト余分に書き込まれます。

回避方法

アプリケーションで使用しているUSBデータ用のバッファとは別に、中間バッファを用意してください。中間バッファへのUSBデータの転送が完了した後、memcpyを使用して中間バッファからアプリケーションバッファにデータを移動し、余分な1バイトをスキップします。このソフトウェアによる回避策はSDKプラットフォームに実装されています。

USB.5 (20210423)

In USB high-speed device mode, when device isochronous IN endpoint sends a packet of MaxPacketSize of 1024 bytes in response to IN token from host, the isochronous IN endpoint interrupt is not set and the endpoint command/status list entry for the isochronous IN endpoint is not updated

USB高速デバイスモードで、デバイスのアイソクロナスINエンドポイントがホストからのINトークンに応答してMaxPacketSizeが1024バイトのパケットを送信すると、INエンドポイントの割り込みが設定されず、アイソクロナスINエンドポイントのエンドポイントコマンド／ステータスリストのエントリが更新されないという問題がある

はじめに

LPC55S1x/LPC551xデバイスファミリには、ハイスピード・デバイス・モードで動作可能なUSB HSインターフェイス（USB1）が搭載されています。Isochronous INエンドポイントは、1024バイトのMaxPacketSizeをサポートしています。

問題点

デバイスのIsochronous INエンドポイントがホストからのINトークンに応答してMaxPacketSizeが1024バイトのパケットを送信すると、Isochronous INエンドポイントの割り込みが設定されず、Isochronous INエンドポイントのエンドポイントコマンド／ステータスリストのエントリが更新されません。

回避方法

デバイス記述子で、Isochronous INエンドポイントのMaxPacketSizeを1023バイトに制限してください。

USB.6 (20210423)

In USB high-speed host mode, only one transaction per micro-frame is allowed for isochronous IN endpoints

USB高速ホストモードでは、アイソクロナスのINエンドポイントではマイクロフレームあたり1つのトランザクションしか許可されない

はじめに

LPC55S1x/LPC551xデバイスファミリには、ホスト・モードで動作可能なUSBハイスピード・インターフェイスが搭載されています。高帯域幅のエンドポイントをサポートするために、1つのマイクロフレームで最大3つの高速トランザクションが許可されます。このモードは、PTD（Proprietary Transfer Descriptor）のMult（Multiple）フィールドを設定することで有効になり、マイクロフレームごとに実行されるべきトランザクションの数をホストコントローラに示すために使用されます。許可されるビット設定は以下の通りです。

• 00b 予約。このフィールドに0を入力すると、未定義の結果になります。
• 01b マイクロフレームごとに、このエンドポイントに対して1つのトランザクションを発行する。
• 10b マイクロフレームごとに、このエンドポイントに対して2つのトランザクションを発行する。
• 11b マイクロフレームごとに、このエンドポイントに対して3つのトランザクションを発行する。

問題点

高帯域幅モードでは、フレーム内に複数のパケット（MULT = 10b または 11b）を使用すると、信頼性の低い動作になります。マイクロフレームあたり1つのトランザクション(MULT = 01b)しか発行できません。

回避方法

ソフトウェアによる回避策はありません。1マイクロフレームあたり1つのトランザクションしか発行できません。

参照: NXP LPC55S1x PDS R1.5, 7.24.3節、
LPC55S2x PDS R2.0, 7.23.3節 *1

適用: NXP EdgeVerse LPC MCUs:
LPC55S16, LPC5516
LPC55S14, LPC5514
LPC5512
LPC55S28, LPC5528
LPC55S26, LPC5526

適用デバイス

LPC55S2xのLPC55S1xとの違い

I2Sのチャネルペアの個数の違い

• LPC55S1x/LPC551xデバイスは、Flexcomm Interface 0～5はそれぞれ1チャネルペアのI2Sを提供し、Flexcomm Interface 6～7はそれぞれ4チャネルペアのI2Sを提供します。
• LPC55S2x/LPC552xデバイスは、Flexcomm Interface 0～7はそれぞれ1チャネルペアのI2Sを提供します。

Flexcomm Interface serial communication

Features

• 非同期、同期マスタ、または同期スレーブ動作のUSART
• 最大4つのスレーブセレクトが可能なSPIマスタ、またはSPIスレーブ
• I2C（マスタ、スレーブ、モニタの各機能を含む）
• Flexcomm Interface 0～5はそれぞれ1チャネルペアのI2Sを提供し、Flexcomm Interface 6～7はそれぞれ4チャネルペアのI2Sを提供します。
• USART、SPI、I2Sのトラフィックデータは、Flexcomm FIFOを使用します。I2C機能はFIFOを使用しません。

SPI serial I/O (SPIO) controller

Features

• SPIマスタモード（送受信）で50Mbit/s、SPIスレーブ受信モードで25Mbit/s、SPIスレーブ送信モードで50Mbit/sまでのビットレートに対応します。
• マスタまたはスレーブ動作
• 4～16ビットのデータフレームを直接サポート。より大きなフレームはソフトウェアでサポート。
• SPI機能では、それぞれ8エントリの独立した送信および受信FIFOのサポートがあります。
• DMA転送に対応 : SPInの送受信機能はシステムのDMAコントローラと連動しています。
• 到着するデータを読み出すことなく、スレーブにデータを送信することができます。この機能はSPIメモリの設定時に役立ちます。
• 最大4つのスレーブセレクト入出力は、極性を選択でき、使い方も自由自在です。

I2C-bus interface

USART

Features

• Maximum bitrates of 6.25Mbit/s in asynchronous mode and 10Mbit/s in synchronous mode for USART functions.
• 7, 8, or 9 data bits and 1 or 2 stop bits.
• マスタまたはスレーブで動作する同期モード。連続クロックオプション付き。
• ソフトウェアアドレス比較によるマルチプロセッサ／マルチドロップ（9ビット）モード
• RS-485トランシーバの出力イネーブル制御
• ボーレートを自動検出するAutobaudモード
• Parity generation and checking: odd, even, or none.
• ソフトウェアで選択可能なオーバーサンプリング : 5～16クロック（非同期モード）
• 1つの送信データバッファと1つの受信データバッファ
• 自動フロー制御のためのハードウェア信号にRTS/CTSを採用。ソフトウェアによるフロー制御は、Delta CTS検出、Transmit Disable制御、および任意のGPIOをRTS出力として使用して行うことができます。
• Received data and status can optionally be read from a single register
• ブレークの生成と検出
• 受信データは3つのサンプルのうちの2つの「投票」です。1つのサンプルが異なる場合、ステータスフラグが設定されます。
• Autobaud機能付きのボーレート生成器を内蔵
• FRD（フラクショナル・レート・ディバイダ）は、すべてのUSARTで共有されます。
• Receiver Ready、Transmitter Ready、Receiver Idle、受信ブレーク検出の変化、フレーミングエラー、パリティエラー、Overrun、Underrun、Delta CTS検出、受信サンプルノイズ検出のための割り込みが利用可能。
• ループバックモードでは、データおよびフローコントロールのテストが可能です。
• 同期式スレーブモードでは、ディープスリープおよびディープスリープ2モードからの復帰が可能です。
• 特別な動作モードでは、32.768kHzのRTC発振器をUARTクロックとして使用し、最大9600ボーでの動作が可能です。このモードはデバイスがディープスリープ状態にあるときに使用でき、文字を受信したときにデバイスを復帰させることができます。
• USARTの送受信機能は、システムのDMAコントローラと連動しています。
• USART機能は、それぞれ16エントリの独立した送信および受信FIFOのサポートがあります。

I2S-bus interface

Features

• Flexcomm Interfaceは、1つ以上のI2Sチャネルペアを実装し、最初のチャネルペアはマスタまたはスレーブ、残りのチャネルペアはスレーブとなります。すべてのチャネルペアは、送信または受信のいずれか、およびその他の共有属性について一緒に設定されます。
• 1つのFlexcomm Interface内の全チャネルのデータサイズは、4ビットから32ビットまで設定可能です。各チャネルペアは独立して1つのチャネルとして動作するように設定することもできます（ステレオ動作ではなくモノラル動作）。
• 1つのFlexcomm Interface内のすべてのチャネルペアは、シングルビットクロック（SCK）、ワードセレクト／フレームトリガ（WS）、データライン（SDA）を共有します。
• 1つのFlexcomm Interface内のすべてのI2Sトラフィックのデータは、Flexcomm FIFOを使用します。FIFOの深さは8エントリです。
• 左詰め、右詰めのデータモード
• FIFOのレベルトリガを使用したDMAに対応
• 複数のステレオやモノラルスロットを持つTDMをサポート。各チャネルペアは任意のデータスロットとして振る舞います。複数のチャネルペアが1本のTDMデータラインの異なるスロットとして参加できます。
• 選択によってビットクロックとWSを反転させることができます。
• 対応するサンプリング周波数は、デバイスの構成やアプリケーションの制約（システムクロックの周波数やPLLの有無など）によって異なりますが、一般的には標準的なオーディオデータレートに対応しています。

High-speed SPI serial I/O controller

Features

• マスタまたはスレーブ動作
• SPIマスタモード（送受信）で50Mbit/s、スレーブモード（送受信）で50Mbit/sまでのビットレートに対応します。
• 4～16ビットのデータフレームを直接サポート。より大きなフレームはソフトウェアでサポート。
• SPI機能では、それぞれ8エントリの独立した送信および受信FIFOのサポートがあります。
• DMA転送に対応 : SPInの送受信機能はシステムのDMAコントローラと連動しています。
• 到着するデータを読み出すことなく、スレーブにデータを送信することができます。この機能はSPIメモリの設定時に役立ちます。
• 最大4つのスレーブセレクト入出力は、極性を選択でき、使い方も自由自在です。

参照: NXP LPC55S1x RM R1.3, 6.2～6.3節 *1

Features

• ISPピンやPFR領域のCMPA設定に基づいて（9章「LPC55S1x/LPC551x Flash API」参照）、内蔵フラッシュからの自動ブートをサポートします。
• IAPの呼び出し。8章「LPC55S1x/LPC551x ISP and IAP」を参照してください。
• 内蔵フラッシュをプログラミングするための FLASH API。5章「LPC55S1x/LPC551x Flash」を参照してください。
• 1ビットSPIフラッシュデバイスからのSPIフラッシュリカバリブートをサポートします。詳細は6.4.3項を参照してください。

General description

• セキュアブートが有効な場合、ヘッダとCMPAの設定を使ってイメージを検証します。詳細は「Secure Boot」の章を参照してください。
• セキュアブートが有効になっておらず、イメージヘッダでCRCチェックが有効になっている場合は、CRC32を使用してイメージを検証します。
• 認証チェックもCRCチェックも有効になっていない場合は、SPとPCを検証します。
• 基本的なイメージチェックに合格した場合、TZMイメージタイプを検証します。