2021/03/28(日)LPC55xx DMA Register : Set valid register

LPC55xx日本語訳::MCU
参照: NXP LPC55S1x RM R1.3, 22.6.13項 *1

Set valid register

SETVALID0（set valid 0）レジスタでは、1つまたは複数のDMAチャネルのCTRLSTATレジスタのVALIDビットをセットすることができます。VALIDビットの説明については、22.6.17項「Channel transfer configuration registers」を参照してください。このレジスタは書き込み専用です。

CFGVALIDビットおよびSV（set valid）ビットは、ソフトウェアによるより直接的なDMAブロックタイミング制御を可能にします。一連のディスクリプタの中の各チャネルディスクリプタは、CFGVALIDビットの設定またはチャネルのSETVALIDフラグの設定によって有効にすることができます。

通常、CFGVALIDビットはセットされています。これにより、DMAはチャネルディスクリプタがアクティブであり、実行可能であることを伝えます。DMAは、CFGVALIDビットがセットされたディスクリプタブロックを、ソフトウェアの介入なしに順次実行していきます。

CFGVALIDビットを0に設定したままにしておくと、ソフトウェアが継続をトリガするまで、DMAシーケンスをディスクリプタで一時停止させることができます。DMA送信中に、CFGVALIDが0に設定されたチャネルディスクリプタが見つかった場合、DMAは（以前にバッファリングされた）SETVALID0のそのチャネルに対するフラグをチェックします。見つかった場合、DMAはディスクリプタを有効に設定し、SVビットをクリアし、ディスクリプタの処理を再開します。それ以外の場合、DMAはチャネルのSETVALID0ビットがセットされるまで一時停止します。

*1 : この記事は筆者が私的利用のためにReference Manualを抜粋、翻訳したものです。いかなる問題に対しても責任は負いません。

2021/03/27(土)LPC55xx I2S : FIFO buffer configurations and usage

LPC55xx日本語訳::MCU
参照: NXP LPC55S1x RM R1.3, 37.8.4項 *1

FIFO buffer configurations and usage

Flexcomm Interfaceは、処理されるデータのサイズに応じて、いくつかのデータパック／アンパックの実現性をサポートしています。
FIFOの使用方法の詳細は、I2S Configuration register 1（CFG1）レジスタのDATALENフィールドの値と、その他のコンフィギュレーションビットによって決定されます。

DATALENに4～16のデータビット数を指定した場合

  • FIFOは幅32ビット、深さ8エントリで構成されます。
  • バスとFIFO間の各データ転送は、32ビットワードに収まる左右の値のペアになります。左と右のデータの順序は、RIGHTLOWコンフィギュレーションビットで選択できます。
  • ONECHANNEL = 1でチャネルペアを構成した場合、転送されるのは1つの値のみで、公称では左の値となります。

DATALENに17～24のデータビット数を指定した場合

  • この場合、FIFOは幅48ビット、深さ8エントリで構成されます。
  • バスとFIFO間のデータ転送は、PACK48コンフィギュレーションビットおよびDMAが有効かどうかによって異なります。
    • DMAが有効な場合、すべての転送はFIFOWRまたはFIFORDで行われます。DMAが有効でない場合は、I2S機能で選択されたデータ方向に応じて、FIFOWRまたはFIFORDとFIFOWR48HまたはFIFORD48Hで交互に転送されます。
    • いずれの場合も、2回の転送で左右の値のペアが構成されます。左と右のデータの順序は、RIGHTLOWコンフィギュレーションビットで選択できます。
  • PACK48 = 0の場合、2つの転送はいずれも17～24ビットのデータを定義します。PACK48 = 1の場合、最初の転送では32ビットのデータが提供され、2回目の転送では定義されたペアデータを完成させるために必要な残りのデータが提供されます。
  • チャネルペアがONECHANNEL = 1で構成されている場合は、FIFOWRまたはFIFORDレジスタを使用して左の値のみが転送されます。

DATALENに25～32のデータビット数を指定した場合

  • この場合、FIFOは幅32ビット、深さ8エントリで構成されます。
  • バスとFIFOの間の各データ転送は、左から右の順に1つの値となります。
  • ONECHANNEL = 1でチャネルペアを構成した場合は、1つの値のみが転送されます。

*1 : この記事は筆者が私的利用のためにReference Manualを抜粋、翻訳したものです。いかなる問題に対しても責任は負いません。

2021/03/04(木)TJA1048 Dual 高速CANトランシーバ

CAN日本語訳::IC
TJA1048: Dual high-speed CAN transceiver with Standby mode
NXP - PRODUCT
https://www.nxp.com/products/interfaces/can-transceivers/can-with-flexible-data-rate:TJA1048
訳文 *1

*1 : この記事は筆者が私的利用のために製品ページを抜粋、翻訳したものです。いかなる問題に対しても責任は負いません。

概要

TJA1048はデュアル高速CANトランシーバで、コントローラエリアネットワーク（CAN）プロトコルコントローラと物理的な2線式CANバスとの間のインターフェースを提供します。このトランシーバは、自動車産業における高速CANアプリケーション用に設計されており、（マイクロコントローラとCANプロトコルコントローラの）差動送受信機能を提供します。

TJA1048は、NXPセミコンダクターズの第3世代の高速CANトランシーバで、TJA1040のような第1世代および第2世代のデバイスよりも大幅に改善されています。EMC（Electro Magnetic Compatibility）およびESD（ElectroStatic Discharge）性能が向上しているほか、次のような特徴を備えています。
  • 電源電圧オフ時のCANバスへの理想的なパッシブ動作
  • 両チャンネルのバスウェイクアップ機能を備えた超低電流スタンバイモード
  • 電源電圧3V～5Vのマイクロコントローラに直接接続可能
TJA1048 は、現行の ISO11898 規格（ISO11898-2:2003, ISO11898-5:2007）と ISO11898-2:2016 の更新版で定義されている CAN 物理層を実装しています。CAN FDおよび SAE J2284-4/5 を含む ISO11898-2:2016 の更新版のリリースを保留し、ループ遅延対称性を定義する追加のタイミングパラメータが指定されています。この実装により、最大5Mbit/sのデータレートでCAN FD高速フェーズでの信頼性の高い通信が可能になります。

これらの機能により、TJA1048は、CANバスを介したウェイクアップ機能を備えた低消費電力モードを必要とする2つ以上のHS-CANインタフェースを含むあらゆるタイプのHS-CANネットワーク、特にボディコントロールとゲートウェイユニットに最適な選択肢となります。

2021/03/04(木)TJA1043 高速CANトランシーバ

CAN日本語訳::IC
TJA1043: High-speed CAN transceiver
NXP - PRODUCT
https://www.nxp.com/products/interfaces/can-transceivers/can-with-flexible-data-rate:TJA1043
訳文 *1

*1 : この記事は筆者が私的利用のために製品ページを抜粋、翻訳したものです。いかなる問題に対しても責任は負いません。

概要

TJA1043高速CANトランシーバは、コントローラエリアネットワーク(CAN)プロトコルコントローラと物理的な2線式CANバスとの間のインターフェースを提供します。このトランシーバは、自動車産業における高速CANアプリケーション向けに設計されており、（マイクロコントローラとCANプロトコルコントローラの）差動送受信機能を提供します。

TJA1043は、NXPセミコンダクターズの第3世代の高速CANトランシーバで、TJA1041Aのような第1世代および第2世代のデバイスよりも大幅に改善されています。EMC（ElectroMagnetic Compatibility）およびESD（ElectroMagnetic Discharge）性能が向上し、消費電力が非常に低く、電源電圧をオフにしたときの受動的な動作を実現しています。高度な機能には次のようなものがあります。
  • 低消費電力管理は、ウェイクアップソース認識によるローカルおよびリモートウェイクアップをサポートしながら、ノード全体の電源を制御します。
  • バスライン短絡検出およびバッテリ接続検出を含むいくつかの保護および診断機能
  • 電源電圧3V～5Vのマイクロコントローラに直接接続可能
TJA1043 は、現行の ISO11898 規格（ISO11898-2:2003、ISO11898-5:2007、および ISO11898-2:2016 の更新中のバージョン）で定義されている CAN 物理層を実装しています。CAN FD および SAE-J2284-4/5 を含む ISO11898-2:2016 のリリースを保留し、ループ遅延対称性を定義する追加のタイミングパラメータが指定されています。この実装により、最大5Mbit/sのデータレートでCAN FD高速フェーズでの信頼性の高い通信が可能になります。

これらの機能により、TJA1043は、内部のVIOとVCC電源がオフになっている場合でも、常に利用可能である必要があるノードを含む高速CANネットワークに理想的な選択肢となります。

特長

General

  • ISO 11898-2:2003、ISO 11898-5:2007 に完全準拠
  • ループ遅延対称タイミングにより、CAN FD高速フェーズで最大5Mbit/sのデータレートで信頼性の高い通信が可能になります。
  • 12Vおよび24Vシステムに適しています。
  • 低電磁放射(EME)と高電磁イミュニティ(EMI)
  • VIO入力により、3Vおよび5Vマイクロコントローラとの直接接続が可能
  • 劣性バスレベル安定化用SPLIT電圧出力
  • ノード診断と障害抑制のためのリッスンオンリーモード
  • SO14とHVSON14のパッケージで利用可能
  • リードレスパッケージ HVSON14（3.0mm×4.5mm）に自動光学検査（AOI）機能を搭載。
  • AEC-Q100認定
  • Dark green product（ハロゲンフリー、有害物質規制（RoHS））対応

低消費電力管理

  • 非常に低い電流のスタンバイおよびスリープモード、ローカルおよびリモートのウェイクアップ
  • ローカル、リモート、ホストのウェイクアップをサポートしながら、ノード全体をパワーダウンする機能
  • ウェイクアップソースの認識
  • VBATがない場合、トランシーバはバスから切り離されます（負荷ゼロ）。
  • すべての供給条件で予測可能な機能的挙動

保護・診断（検出・シグナリング）

  • バスピンでの高いESD処理能力
  • バスピンとVBATは、自動車環境での過渡現象から保護されています。
  • 送信データ（TXD）診断付きドミナントタイムアウト機能
  • TXD-to-RXD短絡ハンドラー、短絡診断
  • 診断による熱保護
  • VCC、VIO、VBAT端子の過小電圧検出とリカバリー
  • バスライン短絡診断
  • バスドミナントクランプ診断
  • コールドスタート診断（第1バッテリー接続）